NAKAJO Hironori

Activity information

Name and contact details

• Name

  ナカジヨウ　ヒロノリ, 中條　拓伯, NAKAJO Hironori

• Year of birth

  1961

• Fax

  042-385-9747

• E-mail

  nakajocc.tuat.ac.jp

Affiliation / Position

• Institute of Engineering　Division of Electrical Engineering and Computer Science, Professor

Other affiliation

• Faculty of Engineering　Department of Electrical Engineering and Computer Science
• Graduate School of Engineering　Department of Computer and Information Sciences

Education

• Kobe University
  Faculty of Engineering
  To 1985, graduated
• Kobe University
  Graduate School, Division of Engineering
  To 1987, completed, master course

Current state of research and teaching activities

• Processor micro-architecture, parallel processing, VLSI design, high performance computing, embedded computer.

Research Areas

• Informatics, Theory of informatics

Research Interests

• Computer Science

Subject of research

• A Research on an Architecture of a Distributed Shared-Memory Parallel Processing system
  From 1992, To 2004
• A Research on an Input/Output Subsystem of a Massively Parallel Computer
  From 1993, To 1997
• メモリスロット接続型高速通信インタフェースの実現
  From 1999, To 2007
• On-chip Simultaneous Multi-threaded アーキテクチャの実現
  From 2000

Proposed theme of joint or funded research

• 並列計算機アーキテクチャ クラスタコンピューティングシステム SMT プロセッサアーキテクチャ
  wish to undertake joint research with industry and other organizations including private sector.

Textbooks and teaching materials

• Computer Architecture: A Quantitative Approach 6th Edition
  コンピュータ科学最高の栄誉であるチューリング賞をRISCアーキテクチャへの貢献により2018年に受賞したヘネシーとパターソンによる『コンピュータアーキテクチャ 定量的アプローチ[第6版]』 ヘネシーはGoogleの親会社Alphabet会長、パターソンはRISC-V財団副会長かつGoogleのExtinguished Engineerとして、オープンなアーキテクチャRISC-Vを解説すると共に、Googleのウェアハウススケールコンピュータ(WSC)を総合的実例として本書で初めて世界に公表した。 本書はこのテーマの世界最高峰のテキストだが、2人による最後のブック形式の書と目されている。 新しい章として、領域特化アーキテクチャの解説を加え、4つの実用DSAを解説(Google Tensorプロセッシングユニット、Google Pixel Visual Core、Intel Nirvanaニューラルネットワークプロセッサ、Microsoft Catapult)。ウェアハウススケールコンピューティングの章を広範囲にわたり最新化した。
  25 Sep. 2019
• Digital Design and Computer Architecture 2nd Edition
  コンピュータ科学を学ぶ際、心臓部であるマイクロプロセッサの構造(アーキテクチャ)を理解することは避けては通れない道ですが、マイクロプロセッサを自ら作成することにより、その理解をより一層進めることができます。 そんな、マイクロプロセッサを作りながら学ぶ『ディジタル回路設計とコンピュータアーキテクチャ』が、System Verilogに対応してバージョンアップしました。 本書は初版同様、特にコンピュータ科学を学ぶ学生のために、・数の体系、半導体のしくみや論理ゲートといった基本的内容・ブール代数を実現したり、ラッチ/フリップフロップといった回路設計・System Verilog/VHDLといったHDL(ハードウエア記述言語)を使った実装・さまざまな応用的演算回路・パイプライン処理やメモリ、I/Oシステム など、マイクロアーキテクチャを作り、理解するための内容を網羅しています。 古典的でありながら今も無数の製品に使われ続けるMIPSアーキテクチャを中心に、最新の先進的アーキテクチャにいたる解説と、より理解を深めるための演習や口頭試問、そして豊富なHDL記述例によって、コンピュータアーキテクチャの基礎をじっくり学べる一冊です。
  11 Sep. 2017
• Digital Design and Computer Architecture: ARM Edition
  0と1の定義に始まり、実際に動作するプロセッサのマイクロアーキテクチャを含むコンピュータアーキテクチャに至る話題を網羅していて、これ一冊を学ぶことでコンピュータを作れる人材ができあがるというAll in Oneな教科書です。 本書は、コンピュータアーキテクチャを学ぶ電子工学系、計算機科学系の学生にも有効です。教科書として使うにあたっては、教員サイドで対象とする学生の基礎知識や学習のゴールを鑑みながら、適宜教えるべき章や節の取捨選択を熟考することをお勧めします。 これまで、MIPSプロセッサをベースプロセッサとして説明してありましたが、本書は携帯電話やスマートフォンなどで世界中で幅広く使われているARMプロセッサをベースに記述したものです。
  25 Apr. 2016
• 実践によるコンピュータアーキテクチャ―MIPSプロセッサで学ぶアーキテクチャの基礎
  コンピュータアーキテクチャ、特にプロセッサの動作について理解できるようにまとめた入門書。プロセッサの内部でプログラムがどのように実行されていくのかを、図表を多く用いて解説する。
  01 May 2014
• Computer Architecture: A Quantitative Approach 5th Edition
  「RISC」育ての親、ヘネシー&パターソン両教授によるコンピュータ・アーキテクチャの定番書です。 着実に版を重ね、第5版となる本書はCPUアーキテクチャ設計中心に、ハードウェアにおけるシステム・アーキテクチャを詳細に解説。 GoogleやAmazonを支える大規模コンピューティング環境や、スマホやタブレットなど 小型PCにおけるアーキテクチャにも目を向けます。コンピュータの仕組みを学べる 定番書として欠かせない1冊です。
  17 Mar. 2014
• USB Complete: Everything You Need to Develop Custom USB Peripherals
  06 May 2011
• Digital Design and Computer Architecture
  0と1の定義に始まり、実際に動作するプロセッサのマイクロアーキテクチャを含むコンピュータアーキテクチャに至る話題を網羅していて、これ一冊を学ぶことでコンピュータを作れる人材ができあがるというAll in Oneな教科書です。 本書は、コンピュータアーキテクチャを学ぶ電子工学系、計算機科学系の学生にも有効です。教科書として使うにあたっては、教員サイドで対象とする学生の基礎知識や学習のゴールを鑑みながら、適宜教えるべき章や節の取捨選択を熟考することをお勧めします。 1学期に15回程度の授業という日本の大学のスケジュールを考えると、本書の内容と量を1学期で押し込まずに複数の学期を通してじっくり使うことできます。
  04 Aug. 2009
• Computer Architecture: A Quantitative Approach 4th Edition
  「RISC」育ての親、ヘネシー＆パターソン両教授によるコンピュータアーキテクチャの定番書。初版は1994 年2 月、日経BP 社より刊行され、大ベストセラーになりました。本書はその改訂第4 版を翻訳したものです。姉妹書「コンピュータの構成と設計第3版 上巻・下巻」（日経BP社）はハードウェアからソフトウェアまで網羅した書籍でベストセラーになっています。本書は、CPUアーキテクチャ設計中心にハードウェアにおけるシステムアーキテクチャを詳細に解説。付録のCD-ROMも初邦訳され、さらに学習しやすくなりました。コンピュータの仕組みを学べる定番書として欠かせない一冊です。
  20 Feb. 2008
• Essentials of Computer Architecture
  この本の誕生は、私が学部生の向けのコンピュータシステム論(コンピュータの構成に関する科目)を救済するように手助けしてほしいといわれた時点に遡る。この科目は何人かの教員によって教えられてきたのだが、彼らはディジタル回路には全く興味も素養もなく、履修内容はハードウェアアーキテクチャにちょっとだけ関連がある話題の、組織性がない寄せ集めと化していた。この科目はこんな状況になるまで、このようにずっと軽視され続けていたのである。ある学期には、これっぽっちも実際のハードウェアに関連がないブール代数を学ぶ授業になっていた。またある学期には、他のマシンの例を紹介されることもなく、特定のマシンのアセンブリ言語の不可解な詳細を学ぶ授業になっていた。多くのコンピュータ科学関連の履修科目の中でも、コンピュータシステム論は自分たちのプログラミングの対象であるコンピュータについて、学生がその構成を説く基本概念に触れる機会である。ハードウェアを理解することによって、より効率的で間違いの少ないプログラムを作れるようになる。広い意味では、アーキテクチャの基礎知識があると、プログラミングの選択肢のそれぞれについて、どういう結果をもたらすのかが分かってくるので、プログラマはプログラムの実行性能を高めることができる。ハードウェアがどう働くのかということを知っていると、プログラマはバグの源をピンポイントで指摘できるようになる。
  01 Jun. 2007

Grants-in-Aid for Scientific Research

• 基盤研究(C)
  IoT環境でのAI応用に向けたベクトルレジスタ共有機構の実装と評価
  From 2024, To 2026
• 基盤研究(C)
  IoT環境での機械学習に向けたベクトルレジスタ共有型SoC FPGAの実現
  From 2021, To 2023
• 基盤研究(C)
  CPUとFPGAによる高性能ヘテロジニアス並列分散計算フレームワークの開発
  From 2021, To 2021
• 基盤研究(C)
  CPUとFPGAによる高性能ヘテロジニアス並列分散計算フレームワークの開発
  From 2020, To 2020
• 基盤研究(C)
  CPUとFPGAによる高性能ヘテロジニアス並列分散計算フレームワークの開発
  From 2019, To 2019
• 基盤研究(C)
  CPU-FPGA混在クラスタによるCFD向け高性能計算システムの研究
  From 2018, To 2018
• 基盤研究(C)
  CPU-FPGA混在クラスタによるCFD向け高性能計算システムの研究
  From 2017, To 2017
• 基盤研究（C）
  CPU-FPGA混在クラスタによるCFD向け高性能計算システムの研究
  From 2016, To 2016
• 基盤研究（C）
  再構成型LSIによるCFD力学向け計算機システムの構成技術に関する研究
  From 2015, To 2015
• 基盤研究(C)
  再構成型LSIによるCFD力学向け計算機システムの構成技術に関する研究
  From 2014, To 2014
• 基盤研究(C)
  再構成型LSIによるCFD力学向け計算機システム構成技術に関する研究
  From 2013, To 2013
• 萌芽研究
  次世代汎用量子コンピュータの実現可能性に関する研究
  From 2004, To 2006
• 萌芽研究
  次世代汎用量子コンピュータの実現可能性に関する研究
  From 2004, To 2006
• その他
  ワークステーション・クラスタ並列処理のための高速通信機構
  From 1997, To 1998
• その他
  高速シリアル通信網による並列入出力システムの実現
  From 1996, To 1996
• その他
  高速シリアル通信網による並列計算機システムの構築
  From 1995, To 1995

Papers

• An Automatic Tomato Growth Analysis System Using YOLO Transfer Learning,
  Keita Fukada, Kataru Hara, Jingyong Cai, Daichi Teruya, Ikuko Shimizu, Takatsugu Kuriyama, Katsumi Koga, Kosuke Sakamoto, Yoshiyuki Nakamura and Hironori Nakajo
  Applied Sciences
  MDPI
  In recent years, Japan's agricultural industry has faced a number of challenges, including a decline in production due to a decrease in farmland area, a shortage of labor due to a decrease in the number of producers, and an aging population. Therefore, in recent years, smart agriculture using robots and IoT has been studied. A caliper is often used to analyze the growth of tomatoes in a plant factory, but this method may damage the stems and is also hard on the measurer. We developed a system that detects them through image analysis and measures the thickness of stems and the length between flower clusters and growing points. The camera device developed in this study costs about USD 150 and once installed, it does not need to be moved unless it malfunctions. The camera device reduces the effort required to analyze crop growth by about 80%.
  Jun. 2023, Research paper (scientific journal), joint, 13, 12, 2076-3417, DOI(公開)(r-map), 6880
• Implementation of a RISC-V SMT Core in an AI processor
  Hidetaro Tanaka, Tomoaki Tanaka, Ryosuke Higashi, Tsutomu Sekibe, Shuichi Takada, Hironori Nakajo
  Proceedings of the 11th International Symposium on Information and Communication TechnologyDecember 2022
  ACM International Conference Proceedings Series (ICPS)
  The RISC-V core, which supports simultaneous multithreading (SMT) on a heterogeneous virtual engine architecture, has been implemented. In the architecture, multiple types of engines specialized for different purposes are included. The RISC-V SMT core has the advantage of allowing multiple threads to execute simultaneously with a lower cost than that of simply using multiple cores. The RISC-V core supports operations of other engines under the SMT mechanism to be installed in “Chichibu,” which has been developed by ArchiTek Co., LTD as a multicore chip for edge artificial intelligence. In this implementation, we have reduced the hardware resource usage to less than half that of the previous implementation and exceeded the operating frequency of 100 MHz. In addition, the instructions per clock cycle (IPC) has been improved by approximately 66% using SMT.
  01 Dec. 2022, Research paper (international conference proceedings), joint, DOI(公開)(r-map), 15, 22
• Leveraging Expert Knowledge for Label Noise Mitigation in Machine Learning
  Quoc Nguyen; Shikina, Tomoaki; Teruya, Daichi; Hotta, Seiji; Huy-Dung Han; Nakajo, Hironori
  APPLIED SCIENCES-BASEL
  MDPI
  In training-based Machine Learning applications, the training data are frequently labeled by non-experts and expose substantial label noise which greatly alters the training models. In this work, a novel method for reducing the effect of label noise is introduced. The rules are created from expert knowledge to identify the incorrect non-expert training data. Using the gradient descent algorithm, the violating data samples are weighted less to mitigate their effects during model training. The proposed method is applied to the image classification problem using Manga109 and CIFAR-10 dataset. The experiments show that when the noise level is up to 50% our proposed method significantly increases the accuracy of the model compared to conventional learning methods.
  Nov. 2021, Research paper (scientific journal), joint, 11, 22, DOI(公開)(r-map)
• Trigonometric Inference Providing Learning in Deep Neural Networks
  Cai, Jingyong; Takemoto, Masashi; Qiu, Yuming; Nakajo, Hironori
  APPLIED SCIENCES-BASEL
  MDPI
  Despite being heavily used in the training of deep neural networks (DNNs), multipliers are resource-intensive and insufficient in many different scenarios. Previous discoveries have revealed the superiority when activation functions, such as the sigmoid, are calculated by shift-and-add operations, although they fail to remove multiplications in training altogether. In this paper, we propose an innovative approach that can convert all multiplications in the forward and backward inferences of DNNs into shift-and-add operations. Because the model parameters and backpropagated errors of a large DNN model are typically clustered around zero, these values can be approximated by their sine values. Multiplications between the weights and error signals are transferred to multiplications of their sine values, which are replaceable with simpler operations with the help of the product to sum formula. In addition, a rectified sine activation function is utilized for further converting layer inputs into sine values. In this way, the original multiplication-intensive operations can be computed through simple add-and-shift operations. This trigonometric approximation method provides an efficient training and inference alternative for devices with insufficient hardware multipliers. Experimental results demonstrate that this method is able to obtain a performance close to that of classical training algorithms. The approach we propose sheds new light on future hardware customization research for machine learning.
  Aug. 2021, Research paper (scientific journal), joint, 11, 15, DOI(公開)(r-map)
• A Ruby-Based Hardware/Software Co-Design Environment with Functional Reactive Programming: Mulvery
  Teruya, Daichi; Nakajo, Hironori
  IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS
  IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG
  Computation methods using custom circuits are frequently employed to improve the throughput and power efficiency of computing systems. Hardware development, however, can incur significant development costs because designs at the register-transfer level (RTL) with a hardware description language (HDL) are time-consuming. This paper proposes a hardware and software co-design environment, named Mulvery, which is designed for non-professional hardware designer We focus on the similarities between functional reactive programming (FRP) and dataflow in computation. This study provides an idea to design hardware with a dynamic typing language, such as Ruby, using FRP and provides the proof-of-concept of the method. Mulvery, which is a hardware and software co-design tool based on our method, reduces development costs. Mulvery exhibited high performance compared with software processing techniques not equipped with hardware knowledge. According to the experiment, the method allows us to design hardware without degradation of performance. The sample application applied a Laplacian filter to an image with a size of 128 x 128 and processed a convolution operation within one clock.
  01 Sep. 2020, Research paper (scientific journal), joint, E103D, 9, 1745-1361, DOI(公開)(r-map), 1929, 1938
• Parallelization of Recursive Function in Ruby-Based High-Level Synthesis
  Ryota Yamashita, Daichi Teruya and Hironori Nakajo
  Proceedings of the International Conference on Field-Programmable Technology
  IEEE
  This paper proposes a method for high-level synthesis focusing on recursive expressions with parallelization. For the purpose, we have implemented a synthesizing tool on Mulvery which is a high-level synthesis environment based on Ruby language. Combining static and dynamic analysis allows a recursive function in order to generate a control data flow graph (CDFG). CDFG is converted into an RTL module to be synthesized into an appropriately pipelined circuit. We have compared performance of some algorithms with our proposed HLS system with parallelization against performance of synthesized call stack-based hardware from a recursive function similar to software, performance in executing Ruby programs by software as well as performance with an IP core. As a result, high-level synthesized and parallelized FFT performs 7.76x faster than the call stack based hardware and 408.88x faster than the software execution. Against an IP core, 1.28x faster performance has been gained.
  11 Dec. 2019, Research paper (international conference proceedings), joint, DOI(公開)(r-map), 407, 410
• Cow estrus detection with low-frequency accelerometer sensor by unsupervised learning
  Toan Tran Viet, Nishikawa Rin, Thanh Le Tien, Takemoto Masashi, Hoai Tran Van, Binh Huynh Thi Thanh and Nakajo Hironori
  Proceedings of the Symposium on Information and Communication Technology (SoICT 2018)
  ACM
  In recent years, Internet of Things (IoT) and Machine Learning (ML) has been applied successfully in agriculture. These technologies increase productivity as well as reduce labor significantly. In this paper, we focus on improving the autonomous cow estrus detection system in terms of energy consumption and precision. In previous detection pipelines, an accelerometer is mounted to the neck of cows to capture motion data with high frequency, followed by the ML algorithm to check the data and determine whether it is in estrus or not. Instead, we configured the accelerometer to sample with low frequency for minimizing its energy consumption. However, low-sampling rate as input of ML pipeline leads to an undesirable higher false alarm rate. To solve this problems, we designed a pipeline of unsupervised learning with a new heuristic post-processing algorithm. The proposed post-processing algorithm is a backtracking algorithm that incorporates the timing constraint of the period obtained by agriculture knowledge. With the constraint, the post-processing algorithm facilitates a significantly higher precision than simple adaptive threshold techniques in previous studies on a simulated dataset. Finally, the overall result of the pipeline with the proposed algorithm is visualized on real-world data captured on the farm in our agriculture department.
  06 Dec. 2019, Research paper (international conference proceedings), joint, DOI(公開)(r-map), 342, 348
• Interactive Cultivation System for the Future IoT-based Agriculture
  Kesevan Veloo, Hayate Kojima, Shogo Takata, Masashi Nakamura and Hironori Nakajo
  The Seventh International Symposium on Computing and Networking (CANDAR'19)
  IEEE
  As initiatives to increase Japan's declining food self-sufficiency rate and revitalize the field of agriculture, the concept of smart agriculture and urban agriculture are currently being implemented. Automation via Artificial Intelligence is expected to overcome the labor shortage in the agricultural industry. However, the number of skilled farmers who can contribute to gathering crop growth data required for machine learning is restricted, and these data are also limited to local-and environmental-based conditions. In this paper, we propose a system for obtaining composite growth data in various environments and crops targeted for home gardens and paddy fields. An interactive cultivation sensing system consisting of IoT-based technologies is designed and realized to ensure the continuous growth of crops in optimum conditions daily. With this, progress will be made in determining the efficient cultivation conditions for machine learning, and in finding solutions to future problems of agriculture.
  27 Nov. 2019, Research paper (international conference proceedings), joint, DOI(公開)(r-map), 298, 304
• Domain Knowledge-aware Machine Learning System with Rule-based Guiding
  Tomoaki Shikina, Daichi Teruya and Hironori Nakajo
  電子情報通信学会技術研究報告 CPSY2019-44
  電子情報通信学会
  Data-driven methods in machine learning rely only on the statistical nature of the data. Therefore, its predictions could be incorrect from the viewpoint of human knowledge. Incorrect predictions should be a big issue if we apply machine learning to mission-critical domains such as the medical field. In this study, we propose a machine learning system that uses domain knowledge based on the rule-based guide for learning. Our system generates a logical rule from the prediction tendency of the target model, and weights training data as the generated logical rule matches to a given knowledge by a human. The weighted data allows the model to avoid incorrect predictions and to improves the accuracy by re-learn.
  07 Nov. 2019, Research paper (research society, symposium materials, etc.), joint, 119, 286, 0913-5685, 23, 28
• Evaluation of High Performance Computing with Java Based High Level Synthesis on a Real Machine
  Keitaro Yanai, Yasunori Osana and Hironori Nakajo
  情報処理学会論文誌「組込みシステム工学」特集号
  （社）情報処理学会
  This paper describes evaluation results of stencil calculation with a real machine in order to clear out the problems concerned with operating frequency or input/output interfaces using a Java-based high level systhesis tool JavaRock-Thrash which generates parallel circuits from the description of multi-threading. According to the experimental results, although there are some timing constraints, the generated circuit has achieved 12 times faster as 772MFLOPS in using 32 threads against a single thread as 62MFLOPS using multi-threading in high level synthesizing. Moreover, problems in realizing a practical computing system with an FPGA have been found out.
  15 Aug. 2019, Research paper (scientific journal), joint, 60, 8, 1882-7764, 1360, 1369
• Scalable Hardware Mechanism for Partitioned Circuits Operation
  Hironori Nakajo, Yusuke Katoh, Hironari Yoshiuchi, and Yoshio Murata
  ECTI Transactions on Computer and Information Technology (ECTI-CIT)
  Electrical Engineering/Electronics, Computer, Telecommunications and Information Technology (ECTI) Association
  For designing hardware with a high-level synthesis tool using a programming language such as C or Java, its large size of logic circuit makes it difficult to implement the design in a single FPGA. In such a case, partitioning the logic circuit and implementing in multiple FPGAs is a commonly used approach. We propose the Scalable Hardware Mechanism, which enables the operation of a partitioned circuit to prevent the degradation of clock frequency by minimizing its dependence on the usage and the type of FPGA. Our mechanism provides a reduced delay by the collective signal transmission with the partitioned AES code generation circuit and the character string edit distance calculation circuit as partitioned circuits. The collective signal transmission has attained 1.27 times improvement in the speed for the AES code generation circuit and 3.16 times improvement for the character string edit distance calculation circuit compared with the circuit by the conventional method.
  16 Dec. 2018, Research paper (scientific journal), joint, 12, 2, 22869131, DOI(公開)(r-map), 90, 97
• A Deep Look into Logarithmic Quantization of Model Parameters in Neural Networks
  Jingyong Cai, Masashi Takemoto and Hironori Nakajo
  Proceedings of The 10th International Conference on Advances in Information Technology (IAIT2018)
  ACM
  Based on the fact that parameters of pre-trained neural networks naturally have non-uniform distributions, logarithmic quantization of network parameters achieves better classification results than linear quantization of the same resolution. In our practice, we found that the logarithmic quantization suffers huge accuracy decrease on small size neural networks. This is because the parameters of trained small neural networks are not highly concentrated around 0. In this paper, we analyse in depth the attributes of logarithmic quantization. In addition, existing compression algorithms highly rely on retraining which requires heavy computational power. In such a situation, we propose a new logarithmic quantization algorithm to mitigate the deterioration on neural networks which contain layers of small size. As the result, our method achieves the minimum accuracy loss on GoogLeNet after direct quantization compared to quantized counterparts.
  10 Dec. 2018, Research paper (international conference proceedings), joint, DOI(公開)(r-map), 1, 8
• Cow estrus detection via Discrete Wavelet Transformation and Unsupervised Clustering
  Tien Thanh Le, Rin Nishikawa, Masashi Takemoto, Thi Thanh Binh Huynh and Hironori Nakajo
  Proceedings of the Seventh Symposium on Information and Communication Technology (SoICT 2018 )
  ACM
  Estrus is a special periods in the life cycle of female cows. Within this period, they have much more chance to become pregnant. Successfully detecting this period increase the milk and meat productivity of the whole farm. Recently, a potential approach is unsupervised learning on motion data of the cows, similar to human activity recognition based on motion. In particular, an accelerometer is attached to the neck of the cows to measure their acceleration, then the unsupervised algorithm group the measured acceleration time-series. Recent study adopted bag-of-feature and Discrete Fourier Transform for feature extraction, yet it may not reflect the nature of motion data. Thus, we proposed a method based on Discrete Wavelet Transform to get the multi-resolution feature, Dynamic Time Wraping as clustering distance and Iterative-K-Means as clustering algorithm, to better match with the characteristic of cowsâĂŹ movement. The proposed methods demonstrated higher score on human activity recognition dataset with ground truth and more reliable prediction on cow motion dataset.
  06 Dec. 2018, Research paper (international conference proceedings), joint, DOI(公開)(r-map), 305, 312
• Fault-Tolerant Routing Based on Routing Capabilities in a Hyper-Star Graph
  Nishiyama, Yo; Sasaki, Yuko; Hirai, Yuki; Nakajo, Hironori; Kaneko, Keiichi
  JOURNAL OF INFORMATION SCIENCE AND ENGINEERING
  INST INFORMATION SCIENCE
  A hyper-star graph HS(n, k) provides a promising topology for interconnection networks of parallel processing systems because it inherits the advantages of a hypercube and a star graph. In this paper, we focus on fault-tolerant routing in an HS(n, k) graph with faulty nodes and propose an algorithm to establish a fault-free path between a pair of non-faulty nodes. The algorithm uses limited global information called routing capabilities. Though routing capabilities were originally invented for a hypercube, we extend their notion so that they can be applied to an HS(n, k) graph, which is asymmetric. We have proved that the time complexity to calculate routing capabilities with respect to all the distances at each node is O(n(2)). In addition, we present the results of a computer experiment to verify that our algorithm attains high reachability to the destination nodes.
  Nov. 2018, Research paper (scientific journal), joint, 34, 6, 1016-2364, DOI(公開)(r-map), 1353, 1366
• Implementation of DNN on a RISC-V Open Source Microprocessor for IoT Devices
  Jingyong Cai, Masashi Takemoto and Hironori Nakajo
  2018 IEEE 7th Global Conference on Consumer Electronics (GCCE 2018)
  IEEE
  Logarithmic Quantization [1] and feature extraction enable us to reduce model parameters to a great extent. Based on these methods, we have implemented a small sized DNN on a RISC-V microprocessor with RAM of only 16KB. We also propose a feature extraction algorithm which outperforms the original fully connected neural network and reduces inputs by 12.25× at the same time. MNIST [2] dataset is used as our training samples and Chainer [8] is used to train the network. As the result, we reduced weights size by nearly 86× from 49.625KB to 0.578KB which make it possible to store these weights in arrays and load them directly into the RAM.
  09 Oct. 2018, Research paper (international conference proceedings), joint, 2378-8143, DOI(公開)(r-map), 255, 259
• Operation in Partitioned Circuits with Scalable Hardware Mechanism
  Yusuke Katoh, Hironari Yoshiuchi and Hironori Nakajo
  Proceedings of the 15th International Joint Conference on Computer Science and Software Engineering (JCSSE2018)
  IEEE
  We propose the Scalable Hardware Mechanism, which enables the operation of a partitioned circuit to prevent the degradation of clock frequency by minimizing its dependence on the usage and the type of FPGA. Our mechanism provides a reduced delay by the collective signal transmission with the partitioned AES code generation circuit and the character string edit distance calculation circuit as partitioned circuits. The collective signal transmission has attained 1.27 times improvement in the speed for the AES code generation circuit and 3.16 times improvement for the character string edit distance calculation circuit compared with the circuit by the conventional method.
  10 Sep. 2018, Research paper (international conference proceedings), joint, DOI(公開)(r-map), 1, 6
• Detection and recognition of behavior of cow by using IoT device
  西川凜, Thanh Le Tien, Chinakrit Lorpiyanon, 竹本正志, Binh Thi Thanh Huynh, 中條 拓伯
  組込みシステムシンポジウム2018論文集
  Information Processing Society of Japan
  Since the number of farmers is decreasing, efficiency of farming has been required. For this reason, researches are underway to analyze behavior of livestock such as sleep and ruminant by applying an IoT technology to detect health condition of them. In this paper, we have set three-axies acceleration sensor on a neck of a cow to extract features of its movement using wavelet transformation. In addition, since data obtained by wavelet transformation has a large number of dimensions, we have verified three kinds of method to reduce these dimensions.
  23 Aug. 2018, Research paper (research society, symposium materials, etc.), joint, 2018, 40, 43
• Autonomous Distributed System Based on Behavioral Model of Social Insects
  Daichi Teruya, Bipin Indurkhya, Tadakatsu Masaki, Hironori Nakajo
  Proceedings of the 24th International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA '18)
  Social insects are self-organized living organism without a commanding system with a single leader. A model which realizes self-organization of social insects can be constructed using a reaction threshold model based on the concept of Stigmergy. This paper proposes such a model of new autonomous distributed system using a behavioral model of social insects. This model is able to allocate autonomous computation resources and retain fault tolerance without the control of a commanding manager. Our evaluation results show that the proposed model works as an autonomous distributed system and demonstrates its effectiveness for fault tolerance. A problem with respect to unequal resource distribution was found in the experimental model, so we proposed an improved method.
  02 Aug. 2018, Research paper (international conference proceedings), joint, 289, 295
• Autonomous Distributed System Based on Behavioral Model of Social Insects
  Daichi Teruya, Bipin Indurkhya, Tadakatsu Masaki, Hironori Nakajo
  情報処理学会, 第119回 数理モデルと問題解決研究会 (MPS 119)
  情報処理学会
  Social insects are self-organized living organism without a commanding system with a single leader. A model which realizes self-organization of social insects can be constructed using a reaction threshold model based on the concept of Stigmergy. This paper proposes such a model of new autonomous distributed system using a behavioral model of social insects. This model is able to allocate autonomous computation resources and retain fault tolerance without the control of a commanding manager. Our evaluation results show that the proposed model works as an autonomous distributed system and demonstrates its effectiveness for fault tolerance. A problem with respect to unequal resource distribution was found in the experimental model, so we proposed an improved method.
  23 Jul. 2018, Research paper (research society, symposium materials, etc.), joint, 2018-MPS-119, 4, 2188-8833, 1, 4
• Autonomous Distributed System Based on Behavioral Model of Social Insects
  Daichi Teruya, Bipin Indurkhya, Tadakatsu Masaki, Hironori Nakajo
  IPSJ SIG Technical Reports
  Information Processing Society of Japan
  Social insects are self-organized living organism without a commanding system with a single leader. A model which realizes self-organization of social insects can be constructed using a reaction threshold model based on the concept of Stigmergy. This paper proposes such a model of new autonomous distributed system using a behavioral model of social insects. This model is able to allocate autonomous computation resources and retain fault tolerance without the control of a commanding manager. Our evaluation results show that the proposed model works as an autonomous distributed system and demonstrates its effectiveness for fault tolerance. A problem with respect to unequal resource distribution was found in the experimental model, so we proposed an improved method.
  23 Jul. 2018, Research paper (research society, symposium materials, etc.), joint, 2018-MPS-119, 4, 2188-8833, 1, 4
• A design of autoscale mechanism using high level synthesis tool for autonomous distributed system
  照屋大地，中條拓伯
  電子情報通信学会技術研究報告
  電子情報通信学会
  Since cloud computing has become widespread for various purposes, it is drawing attention to use FPGAs. When utilizing an FPGA in PaaS type cloud computing, it can not predict in advance what kind of task and how much it will be executed. Therefore, since demand for computing resources dynamically changes during operation, there is a problem that redistribution of resources becomes necessary. In this research, we propose an autonomous decentralized architecture that allocates computing resources such as CPUs and FPGAs dynamically during task execution. We explain a technique of applying an FPGA to cloud computing by combining high-level synthesis technology which can be operated even by a CPU alone or a node combined FPGAs with an autonomous distributed system applying the reactive threshold model. We will also consider application to PaaS type data analysis platform. We show that a fee system can be realized that can reduce usage charge while improving throughput without changing algorithm.
  17 May 2018, Research paper (research society, symposium materials, etc.), joint, 118, 63, 0913-5685, 45, 50
• 論理推論システムのルール集合を機械学習により切り替える試み
  竹岡尚三, 識名朝彬，中條拓伯
  電子情報通信学会技術研究報告
  電子情報通信学会
  Since modern logical inference system needs a huge rule-base which is increasing more and more, search space can be reduced by shrinking a rule-base set. As a result, a logical inference system for the set can operate faster. This paper describes an idea of faster logical inference system which has multiple of smaller rule sets by selecting with machine learning.
  28 Feb. 2018, Research paper (research society, symposium materials, etc.), joint, 117, 479, 0913-5685, 197, 202
• スケーラブル・ハードウェア機構におけるストリーム計算のための回路分割手法とFPGAによる検証
  村田義雄, 中條拓伯
  電子情報通信学会技術研究報告
  電子情報通信学会
  11 Jan. 2018, Research paper (research society, symposium materials, etc.), joint, 117, 379, 0913-5685, 151, 156
• Ruby言語ベースのハードウェア・ソフトウェアコデザイン環境の実現とリアクティブプログラミングの適用
  照屋大地, 中條拓伯
  電子情報通信学会技術研究報告
  電子情報通信学会
  We expect reduce CPU resource consumptions by offloading processing stream data, which are incessantly generated such as sensor data and actuators control, into an FPGA. However, designing a system in which software and hardware operation in cooperation is cumbersome to take a long time to develop. In this paper, we propose a co-design environment aiming at prototyping tools that can be applied to embedded systems with high real-time demands. By using reactive programming, which is a programming paradigm describing operations on stream data, we have developed the system as a framework which can reduce load in an optimization phase to synthesize circuits. We also aime to facilitate circuit synthesis in dynamically typed languages by applying multistage computation to lambda abstraction passed to higher order functions such as map.
  11 Jan. 2018, Research paper (research society, symposium materials, etc.), joint, 117, 379, 0913-5685, 89, 94
• Javaベース高位合成におけるマルチスレッド機能によるステンシル計算のFPGA実装
  矢内奎太朗, 長名保範，中條拓伯
  電子情報通信学会技術研究報告
  電子情報通信学会
  11 Jan. 2018, Research paper (research society, symposium materials, etc.), joint, 117, 379, 0913-5685, 83, 88
• Performance Evaluation of an SoC for the Real-Time Lens Free Imager RALFIE
  M. Takemoto, R. Suzuki, K. Umeno, M. Yashiro, T. Ryuchi, K. Ohshima, N. Kitagawa and H. Nakajo
  IEEE 6th Global Conference on Consumer Electronics (GCCE 2017)
  IEEE
  A Lens-Free Imager (LFI) is one of promising candidates for massive visual inspection systems in biology and medical science. In a practical application, millions of samples need to be inspected in a short period of time, which a single Lens-Free Imager (LFI) system cannot accomplish. Therefore, we propose a high performance parallel LFI system called RALFIE (Real-time Advanced LFI Evaluation system). In this paper, we evaluate the performance of a 64bit MIPS SoC for the development platform of RALFIE.
  21 Dec. 2017, Research paper (international conference proceedings), joint, DOI(公開)(r-map), 1, 4
• MCU-FPGA複合システムにおけるIoT向けプラットフォームと無線コンフィギュレーションの可能性の検証
  鈴木涼太, 中條拓伯
  電子情報通信学会技術研究報告
  電子情報通信学会
  An MCU (Micro Control Unit) which is used in an embedded system has been recently equipped with a communication function such as wireless LAN. Although such an MCU allows remote control, high frequency control is difficult due to concurrent processing between communication and other tasks. In this paper, we have proposed an platform to develop a processing system with an efficient communication function and flexible configuration with coupling an MCU with a wireless communication function as well as an FPGA to offload some preprocessing.
  30 Oct. 2017, Research paper (research society, symposium materials, etc.), joint, 117, 279, 0913-5685, 49, 54
• Design and Implementation of Image Capturing System of a Lens Free Imager
  竹本正志，鈴木涼太，梅野克彦，矢代昌之，龍池哲也，Richard Stahl，Geert Vanmeerbeeck，三好健文，中條拓伯
  情報処理学会論文誌「組込みシステム工学」特集号
  情報処理学会
  In this paper, we have introduced matters to be investigated in order to implement a practical and portable lens free imager (LFI). For the purpose of overcoming the matters, we have designed, implemented and evaluated a prototype of an LFI image capturing system. We focus on a laser diode as a light source and a camera sensor with an existing reconstruction algorithm to design the capturing system as a general purpose device in order to correspond to various kinds of requirements. We have evaluated parameters related among mechanical accuracy, capturing mechanisms as well as parameters in reconstructing for the future LFI system.
  15 Aug. 2017, Research paper (scientific journal), joint, 58, 8, 1348, 1358
• Who Got Scolded by Computer Programs?
  Ryoko Uno, Ryota Suzuki and Hironori Nakajo
  Proceedings of 14th International Cognitive Linguistics Conference
  11 Jul. 2017, Research paper (international conference proceedings), joint, 504, 505
• Hardware Acceleration with Multi-Threading of Java-Based High Level Synthesis Tool
  Yuto Ishikawa, Keitaro Yanai, Keisuke Koike, Takefumi Miyoshi and Hironori Nakajo
  ACM Proceedings of the International Symposium on Highly Efficient Accelerators and Reconfigurable Technologies (HEART 2017)
  ACM
  In this research, we attempt to speed up the computational fluid dynamics (CFD) and the convolutional neural network (CNN) using JavaRock-Thrash thread function of the high-level synthesis tool with an FPGA. In the two-dimensional heat equation, by using the thread function of the high-level synthesis tool, up to a 12.13 times speedup compared to single-threaded processing is obtained with multi-threading, up to a 29.0 times speedup against Vivado HLS is achieved. In the convolution process, the process of passing 11 x 11 filters on 2-dimensional data of 33 x 33 described with 484 threads results in a speedup of 78 times compared to the processing time at Vivado HLS.
  07 Jun. 2017, Research paper (international conference proceedings), joint, DOI(公開)(r-map)
• Hardware Acceleration for High-performance Lens Free Imager
  Ryota SUZUKI, Masashi TAKEMOTO, Katsuhiko UMENO, Masayuki YASHIRO, Tetsuya RYUCHI, Richard STAHL, Geert VANMEERBEECK, Veerle REUMERS, Andy LAMBRECHTS, Huys ROELAND, Takefumi MIYOSHI and Hironori NAKAJO
  電子情報通信学会論文誌
  Mar. 2017, Research paper (scientific journal), joint, J100-D, 3
• PyJer : A Framework for Prototyping of IoT Devices with High Level Synthesis Tools and SoC
  Daichi TERUYA, Daichi MIYAZAKI and Hironori NAKAJO
  電子情報通信学会論文誌
  Mar. 2017, Research paper (scientific journal), joint, J100-D, 3
• Japanese high-level synthesis tools for FPGA hardware acceleration
  Minoru WATANABE, Kentaro SANO, Shinya TAKAMAEDA, Takefumi MIYOSHI and Hironori NAKAJO
  電子情報通信学会論文誌招待論文
  Jan. 2017, Research paper (scientific journal), joint, J100-B, 3
• Design of real-time advanced lens free imager
  Masashi Takemoto, Ryota Suzuki, Katsuhiko Umeno, Masayuki Yashiro, Tetsuya Ryuchi, Kohta Ohshima, Naoya Kitagawa and Hironori Nakajo
  ACM SoICT '16 Proceedings of the Seventh Symposium on Information and Communication Technology
  ACM
  A Lens Free Imager (LFI) is one of promising candidates for massive visual inspection systems in biology and medical science. In a practical application, millions of samples need to be inspected in a short period of time, which a single Lens Free Imager (LFI) system cannot accomplish. Therefore, we propose a high performance parallel LFI system called RALFIE (Real-time Advanced LFI Evaluation system). In this paper, we introduce the concept and detail of the design of RALFIE and a target application.
  09 Dec. 2016, Research paper (international conference proceedings), joint, DOI(公開)(r-map), 411, 416
• Verification Mechanism for Partitioned Circuits on a Java-based High Level Synthesizer with a Circuit Partiotioning Function
  Kazuya Matsuda, Takefumi Miyoshi, Masashi Takemoto, Satoshi Funada, Hironori Nakajo
  Journal of Information Processing Society Japan
  Aug. 2016, Research paper (scientific journal), joint, 57, 8, 1680, 1689
• Java言語ベース高位合成ツールおよびCoRAMアーキテクチャ合成フレームワークを用いた音場の可視化システムの構築
  照屋大地, 宮崎大智, 中條拓伯
  電子情報通信学会技術研究報告, vol., No., RECONF2016-20, pp.-, 2016年5月.
  電子情報通信学会
  Currently the number of devices which uses multiple sensors has been increasing due to recent significant interest on the keyword as ‘Internet of Things.’In such a device, processing power is insufficient to handle a large amount of sensor data. In order to reinforce processing power, hardware acceleration using an FPGA is expected to be a promising technology. However, designing an acceleration circuit seems to bring a significant design complexity. In this report, we introduce an implementation of an FPGA acceleration in a sound-field visualizer with a Beamforming method. In this implementation, we adopt a Java based high level synthesis tool called Synthesijer as well as the framework of CoRAM architecture synthesis to implement portable circuits. We have achieved a short term implementation using these tools in an efficient testing environment.
  20 May 2016, Research paper (research society, symposium materials, etc.), joint, 116, 53, 97, 102
• スケーラブル・ハードウェア機構における信号圧縮による分割回路効率実行
  村田義雄、吉内大成、中條拓伯
  信学技報
  電子情報通信学会
  12 May 2016, Research paper (research society, symposium materials, etc.), joint, 116, 53, 0913-5685, 35, 40
• Implementation and Evaluation for Circuit Partitioning with a Java-based High-Level Synthesis Tool
  Kazuya Matsuda, Takefumi Miyoshi, Satoshi Funada, Hironori Nakajo
  Journal of Information Processing Society of Japan
  Aug. 2015, Research paper (scientific journal), joint, 56, 8, 1582, 1592
• Implementation of a RISC Processor with a Complex Instruction Accelerator
  Ryota Suzuki and Hironori Nakajo
  Proc. of The 2015 4th ICT International Student Project Conference (ICT-ISPC 2015)
  Tokyo University of Agriculture and Technology, Mahidol University, University of Technology, Malaysia
  23 May 2015, Research paper (international conference proceedings), joint
• A Time-aware Control Method Using High Precision Time Synchronization
  Tomoaki TSUTSUMI, Kohta Ohshima, Minoru Koizumi, Hironori Nakajo
  情報処理学会論文誌「学生・若手研究者論文」特集号
  Mar. 2015, Research paper (scientific journal), joint, 56, 3
• Developing Environment of an Accelerator with a High Level Synthesis Tool Based on Java
  Keisuke KOIKE, Takefumi MIYOSHI, Yuta IKARASHI, Satoshi FUNADA and Hironori NAKAJO
  The IEICE transactions on information and systems
  Mar. 2015, Research paper (scientific journal), joint, J98-D, 3
• A verification method of a partitioned circuit with a high level synthesis tool based on java language
  Hironori Nakajo, Kazuya Matsuda, Takefumi Miyoshi, Masashi Takemoto and Satoshi Funada
  Proc. of International Conference on Advanced Computing and Applications (ACOMP2014)
  Nov. 2014, Research paper (scientific journal), joint, -
• A Fault-tolerant Routing Algorithm based on Safety Levels in a Hyper-Star Graph
  Yuko Sasaki, Yuki Hirai, Hironori Nakajo, and Keiichi Kaneko
  Proceedings of the 2014 International Conference on Parallel and Distributed Processing Techniques and Applications
  Jul. 2014, Research paper (scientific journal), joint, １, 77, 83
• Fast Bidimensional Ensemble Empirical Mode Decomposition with a GPU
  Takuya Horibe, Ikuko Shimizu and Hironori Nakajo
  The IEICE transactions on information and systems
  Mar. 2014, Research paper (scientific journal), joint, 197-D, 3, 357, 368
• Hardware Acceleration on Reconfigurable Android with High Level Synthesizer: JavaRock
  Kenji Enokido, Takefumi Miyoshi, Keisuke Koike, Satoshi Funada, Kaori Fujinami and Hironori Nakajo
  Journal of Information Processing Society of Japan
  Feb. 2014, Research paper (scientific journal), joint, 55, 2, 1027, 1036
• Android におけるJavaアプリケーションのFPGAアクセラレーション
  Keisuke Koike, Atsushi Ohta, Kohta Ohshima, Kaori Fujinami, Nobuyuki Kori, Masashi Takemoto and Hironori Nakajo
  情報処理学会論文誌「組込みシステム」特集号
  Dec. 2012, Research paper (scientific journal), joint, 153, 12, 2740, 2751
• Cost Reduction in Migrating Execution Modes in a Dalvik Accelerator
  Atsushi Ohta, Daisuke Yoshizane, Hironori Nakajo
  Proc. 1st IEEE Global Conf. Consumer Electronics (GCCE 2012)
  Oct. 2012, Research paper (scientific journal), joint, 502, 506
• Reconfigurable Android with an FPGA Accelerator for the Future Embedded Devices
  Hironor Nakajo, Keisuke Koike, Atsushi Ohta, Kohta Ohshima, Kaori Fujinami
  Proc. of the 3rd Workshop on Ultra Performance and Dependable Acceleration Systems (UPDAS2011)
  Dec. 2011, Research paper (scientific journal), joint, 173, 178
• Evaluation of GPU-based Empirical Mode Decomposition for Off-line Analysis
  Pulung Waskito, Shinobu Miwa, Yasue Mitsukura and Hironori Nakajo
  IEICE Transactions
  Dec. 2011, Research paper (scientific journal), joint, Vol. E94-D, No.12, 2328, 2337
• A Memory Accelerator with Gather Functions for Bandwidth-bound Irregular Applications
  Noboru Tanabe, Boonyasitpichai Nuttapon, Hironori Nakajo, Yuka Ogawa, Junko Kogou, Masami Takata and Kazuki Joe
  Proc. of SC'11 Workshop on Irregular Applications: Architectures & Algorithms (IA^3)
  Nov. 2011, Research paper (scientific journal), joint
• FPGA アクセラレータによるAndroid アプリケーションの高速化手法
  小池恵介，太田淳，大島浩太，藤波香織，郡信幸，竹本正志，中條拓伯
  組込みシステムシンポジウム (ESS2011)
  Oct. 2011, Research paper (scientific journal), joint, 10, 1-10-8
• Detecting Water Waste Activities for Water-Efficient Living
  Trang Thuy Vu, Akifumi Sokan, Hironori Nakajo, Kaori Fujinami, Jaakko Suutala, Pekka Siirtola, Tuomo Alasalmi, Ari Pitkanen and Juha Roning
  Proc. of the 13rd International Conference on Ubiquitous Computing (UbiComp2011) (poster)
  Sep. 2011, Research paper (scientific journal), joint, 579, 580
• Feature Selection and Activity Recognition to Detect Water Waste from Water Tap Usage
  Trang Thuy Vu, Akifumi Sokan, Hironori Nakajo, Kaori Fujinami, Jaakko Suutala, Pekka Siirtola, Tuomo Alasalmi, Ari Pitkanen and Juha Roning
  Proc. of the 17th IEEE International Conference on Embedded and Real-Time Computing Systems and Applications (RTCSA2011)
  Aug. 2011, Research paper (scientific journal), joint, Vol. II, 138, 141
• GPGPU向けメモリアクセラレータ
  田邊昇，Boonyasitpichai Nuttapon，中條拓伯，小郷絢子，高田雅美，城和貴
  NVIDIA GTC Workshop Japan 2011
  Jul. 2011, Research paper (scientific journal), joint
• ロード/ストアの命令アドレスによる選択的キャッシュ・ライン・アロケーション
  堀部悠平，三輪忍，塩谷亮太，五島正裕，中條拓伯
  先進的計算基盤システムシンポジウム (SACSIS2011)論文集
  May 2011, Research paper (scientific journal), joint, 316―323
• Overview of the Symbio-Information Processing Project of TUAT
  Hironori Nakajo, Kaori Fujinami, Kinya Fujita, Keiichi Kaneko, Kounosuke Kawashima, Toshiyuki Kondo, Yoshiyuki Kotani, Yasue Mitsukura, Masaki Nakagawa, Takafumi Saito, Ikuko Shimizu and Matsuaki Terada
  Proc. of the 2011 International Joint Conference on Computer Science and Software Engineering(JCSSE), Ubiquitous Computing for Symbio-Information Processing (UCSIP) Workshop,
  May 2011, Research paper (scientific journal), joint, 414, 419
• Android端末におけるハードウェアによるJavaの高速化手法の提案
  太田淳，三輪忍，中條拓伯
  情報処理学会論文誌コンピューティングシステム
  May 2011, Research paper (scientific journal), joint, Vol.4, No.3, 115, 132
• データ符号化によるラスト・レベル・キャッシュの回路面積削減
  横山弘基，堀部悠平, 三輪 , 中條拓伯
  情報処理学会計算機アーキテクチャ研究会報告
  Mar. 2011, Research paper (scientific journal), joint, 2011-ARC-194, No.6, 1, 4
• Parallelizing Hilbert-Huang Transform on GPU
  Pulung Waskito, Shinobu Miwa, Yasue Mitsukura and Hironori Nakajo:
  Proc. of Int. Workshop on Ultra Performance and Dependable Acceleration Systems (UPDAS'10)
  Dec. 2010, Research paper (scientific journal), joint, 184, 190
• Dalvik アクセラレータ：Android 端末における Java アプリケーションの高速実行機構
  太田淳, 三輪忍, 中條拓伯
  組込みシステムシンポジウム (ESS2010)
  Oct. 2010, Research paper (scientific journal), joint, 13, 22
• キャッシュを用いたレジスタ・マップ表の回路面積削減
  三輪忍, 張鵬, 横山弘基, 堀部悠平, 中條拓伯
  情報処理学会論文誌 コンピューティングシステム
  Sep. 2010, Research paper (scientific journal), joint, Vol.3, No.3, 44, 55
• 選択的キャッシュ・アロケーション：マルチスレッド環境におけるキャッシュ利用効率の向上手法
  堀部 悠平, 三輪 忍, 塩谷 亮太, 五島 正裕, 中條 拓伯
  情報処理学会計算機アーキテクチャ研究会報告
  Aug. 2010, Research paper (bulletin of university, research institution), joint, 2010-ARC-190, No.1, 1, 8
• Accelerating Hilbert-Huang Transform using GPU
  Pulung Waskito, Shinobu Miwa, Yasue Mitsukura and Hironori Nakajo
  情報処理学会ハイパフォーマンスコンピューテング研究会報告
  Aug. 2010, Research paper (scientific journal), joint, 2010-HPC-126, No.3, 1, 8
• An Effective Replacement Policy Focusing on Lifetime of a Cache Line
  Hiroki Yokoyama, Yuhei Horibe, Peng Zhang, Shinobu Miwa and Hironori Nakajo
  Proc. of the 2010 International Conference on Computer Design (CDES2010)
  Jul. 2010, Research paper (scientific journal), joint, 146, 152
• 小容量 CAM を用いたレジスタ・マップ表の回路面積削減
  三輪忍, 張鵬, 横山弘基, 堀部悠平, 中條拓伯
  先進的計算基盤システムシンポジウム (SACSIS2010)論文集
  May 2010, Research paper (scientific journal), joint, Vol.2010, No.5, 329, 338
• DalvikアクセラレータのためのMIPSシミュレータを用いた評価環境
  太田淳, 茂手木貴彦, 三輪忍, 中條拓伯
  先進的計算基盤システムシンポジウム (SACSIS2010) ポスター・セッション
  May 2010, Research paper (scientific journal), joint, Vol.2010, No.5, 113, 114
• 選択的キャッシュ・ライン・アロケーションによるキャッシュの容量効率向上
  堀部悠平, 三輪忍, 塩谷亮太， 五島正裕, 中條拓伯
  先進的計算基盤システムシンポジウム(SACSIS2010) ポスター・セッション
  May 2010, Research paper (scientific journal), joint, Vol.2010, No.5, 121, 122
• Hilbert-Huang変換の並列化およびGPUによる高速化
  Pulung Waskito, 三輪忍, 満倉靖恵, 中條拓伯
  先進的計算基盤システムシンポジウム (SACSIS2010) ポスター・セッション
  May 2010, Research paper (scientific journal), joint, Vol.2010, No.5, 139, 140
• An FPGA-based Accelerator of a Dalvik Virtual Machine for an Android Mobile and Embedded Processor
  Hironori Nakajo and Kaori Fujinami
  In Proceedings of International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA'11)
  Apr. 2010, Research paper (scientific journal), joint
• 経験的モード分解を用いた雑音環境下における警笛抽出手法
  中西正樹，満倉靖恵，田中聡久，三輪 忍，中條拓伯
  電気学会研究会資料 産業計測制御研究会
  Mar. 2010, Research paper (scientific journal), joint, IIC‐10‐071, 073-078, 19, 22
• Extraction of horns in a noisy environment by EMD data and non-continuous data accessing
  M. Nakanishi, Y. Mitsukura, T. Tanaka, S. Miwa, and H. Nakajo
  Procs. of the Nonlinear Circuits and Signal Processing (NCSP2010)
  Mar. 2010, Research paper (scientific journal), joint, 333, 336
• An enhancer of memory and network for applications with largecapacity data and non-continuous data accessing
  Noboru Tanabe, Hirotaka Hakozaki, Hiroshi Ando, Yasunori Dohi, Zhengzhe Luo and Hironori Nakajo
  Journal of Supercomputing, Springer
  Mar. 2010, Research paper (scientific journal), joint, Vol.51, Issue 3, 279, 309
• ベクトルアクセス機構を有するメモリモジュールによる不連続なDMAの効率化
  塚本太郎, 田邊昇, 太田淳, 中條拓伯
  情報処理学会ハイパフォーマンスコンピューティング研究会報告
  Feb. 2010, Research paper (scientific journal), joint, Vol.2010-HPC-124, No.6, 1, 9
• スケーラブルFPGAシステムにおけるハードウェア・アクセラレーション
  中條拓伯, 坂本龍一
  電子情報通信学会技術研究報告(RECONF2009-73)
  Jan. 2010, Research paper (scientific journal), joint, vol.109, no.395, 119, 124
• スケーラブルFPGAシステムにおけるハードウェア拡張方式
  中條拓伯, 三好健文, 船田悟史, 坂本龍一
  電子情報通信学会技術研究報告(RECONF2009-73)
  Jan. 2010, Research paper (scientific journal), joint, vol.109, no.395, 125, 130
• Network Interface Architecture for Scalable Message Queue Processing
  Noboru Tanabe, Atsushi Ohta, Pulung Waskito Hironori Nakajo
  Proc. of 15th International Conference on Parallel and Distributed Systems (ICPADS'09)
  Dec. 2009, Research paper (scientific journal), joint, 268, 275
• スケジュールド命令キャッシュを用いた高速な命令供給手法
  三輪忍，中條拓伯
  情報処理学会研究報告 ARC-185
  Oct. 2009, Research paper (scientific journal), joint, ARC-185, 1, 8
• SMT プロセッサにおける L1/L2 キャッシュアクセス動的切替方式
  小笠原嘉泰, 三輪忍, 中條拓伯，
  情報処理学会論文誌 コンピューティングシステム
  Sep. 2009, Research paper (scientific journal), joint, Vol.2, No.3, 12, 25
• An Effective Replacement Strategy of Cache Memory for an SMT Processor
  Yoshiyasu Ogasawara and Hironori Nakajo
  Proc. of the 12th Euromicro Conference on Digital System Design: Architectures, Methods and Tools (DSD2009)
  Aug. 2009, Research paper (scientific journal), joint, 19, 25
• The Architecture of Visualization System Using Memory With Memory-Side Gathering and CPUs With DMA-Type Memory Accessing
  Noboru Tanabe, Manami Sasaki, Hironori Nakajo, Masami Takata & Kazuki Joe
  The 2009 International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA'09)
  Jul. 2009, Research paper (scientific journal), joint, 427, 433
• Dynamic Switching Techniques of Accessing L1/L2 Cache on an SMT Processor
  Yoshiyasu Ogasawara, Pulung Waskito, Shinobu Miwa and Hironori Nakajo
  International Conference of Computer Design
  Jul. 2009, Research paper (scientific journal), joint, 171, 177
• SMT プロセッサにおける L1/L2 キャッシュアクセス動的切替方式
  小笠原嘉泰, 三輪忍, 中條拓伯
  先進的計算基盤システムシンポジウム（SACSIS2009）
  May 2009, Research paper (scientific journal), joint, 379, 388
• High Performance Computing and Database Processing with COTS and Extended Memory Modules
  Noboru Tanabe Hironori Nakajo
  HPC Asia'09
  Mar. 2009, Research paper (scientific journal), joint
• メモリ・アクセス・パターンを利用した高精度ハードウェア・プリフェッチ手法
  堀部悠平，張鵬，小笠原嘉泰, 三輪忍, 中條拓伯
  情報処理学会研究報告 ARC-182/HPC-119 (HOKKE 2009)
  Feb. 2009, Research paper (scientific journal), joint, 91, 96
• Cell/B.E.とDIMMnetを併用 した大容量ボリュームレンダリングの並列処理性能
  田邊昇, 佐々木愛美, 中條拓伯, 高田雅美, 城和貴
  第16 回「ハイパフォーマン スコンピューティングとアーキテクチャの評価」に関する北海道ワークショップ(HOKKE-2009)2009-ARC-174/HPC-119
  Feb. 2009, Research paper (scientific journal), joint, 2009, 14, 7, 12
• 並列/分散処理環境における組込み仮想マシンの実現可能性
  矢野裕章，中西正樹，三輪忍，中條拓伯
  情報処理学会研究報告
  Jan. 2009, Research paper (scientific journal), joint, ARC-181, 75, 80
• Introduction to the Special Issue on the 2007 Advanced Low Power Systems Workshop
  Kenji Kise, Toshinori Sato, and Hironori Nakajo
  COMPUTER ARCHITECTURE NEWS
  Dec. 2008, Research paper (scientific journal), joint, Vol.35, No.5, 1, 2
• An Enhancer of Memory and Network for Cluster and Its Applications
  Noboru Tanabe, Hironori Nakajo
  International Conference on Parallel and Distributed Computing, Applications and Technologies (PDCAT’08)
  Dec. 2008, Research paper (scientific journal), joint, 99, 106
• Effcient Implemetation of Thread Library for Multithreaded Architecture
  Koichi Sasada, Mikiko Sato, Shoji Kawahara, Norito Kato, Masanori Yamato, Hironori Nakajo, Mitaro Namiki
  The Journal of Future Generation Computer Systems
  Dec. 2008, Research paper (scientific journal), joint, Appear
• Cell/B.E.とDIMMnetを併用 した大容量ボリュームレンダリングの予備評価
  佐々木愛美, 田邊昇, 中條拓伯, 高田雅美, 城和貴
  情報処理学会ハイパフォーマン スコンピューテング研究会2008-HPC-117
  Oct. 2008, Research paper (scientific journal), joint, 43, 48
• Introduction to Acceleration for MPI Derived Datatypes Using an Enhancer of Memory and Network
  Noboru Tanabe, Hironori Nakajo
  The 15th European PVM/MPI Users’ Group conference (EuroPVM/MPI’08)
  Sep. 2008, Research paper (scientific journal), joint, 324, 325
• DMAで主記憶をアクセスするCPUにおける不連続アクセス の連続化
  田邊昇, 太田淳, 金美善, 中條拓伯
  第7回情報科学技術フォーラム(FIT’08)
  Sep. 2008, Research paper (scientific journal), joint, 7, 1, 31, 34
• 分岐予測精度改善のための決定的な分岐フィルタ機構
  三輪 忍, 中條拓伯
  情報処理学会計算機アーキテクチャ研究会報告(SWoPP 2008)
  Aug. 2008, Research paper (scientific journal), joint, 2008-ARC, 179, 61, 66
• Low-Complexity Bypass Network Using Small RAM
  Shinobu Miwa, Hironori Ichibayashi, Hidetsugu Irie, Masahiro Goshima, Hironori Nakajo, and Shinji Tomita
  Proc. of Int. Conf. on Computer Design (CDES'08)
  Jul. 2008, Research paper (scientific journal), joint, 153, 159
• 大容量データ向け対話的実時間遠隔可 視化装置の実現性検討
  田邊昇, 佐々木愛美, 中條拓伯, 城和貴
  電子情報通信学会コンピュータシステム研究会2008-CPSY-18
  Jul. 2008, Research paper (scientific journal), joint, 108, 180, 43, 48
• Feasibility Study of a Remote Interactive Real-Time Visualization System Using Live Streaming
  Noboru Tanabe, Hironori Nakajo and Kazuki Joe
  The first International Workshop on Super Visualization (IWSV’08) in conjunction with the 22nd ACM International Conference on Supercomputing (2008)
  Jun. 2008, Research paper (scientific journal), joint, 43, 48
• FPGAにおけるマルチSMTプロセッサの実装
  小笠原 嘉泰，館 一平，三輪 忍，中條 拓伯
  先進的計算基盤システムシンポジウムSACSIS (Symposium on Advanced Computing Systems and Infrastructures) 2008 論文集
  Jun. 2008, Research paper (scientific journal), joint, Vol.2008, No.5, 29, 30
• 圧縮されたパス情報を用いた分岐予測手法
  三輪 忍，中條 拓伯
  先進的計算基盤システムシンポジウムSACSIS (Symposium on Advanced Computing Systems and Infrastructures) 2008 論文集
  Jun. 2008, Research paper (scientific journal), joint, Vol.2008, No.5, 255, 263
• ハードウェアを用いたメッセージ交換システムのスケーラビリティ改善
  田邊 昇, 北村 聡, 宮部 保雄, 宮代 具隆, 天野 英晴, 太田 淳, 中條 拓伯
  情報処理学会計算機アーキテクチャ研究会報告 (HOKKE'08)
  Mar. 2008, Research paper (scientific journal), joint, 181, 186
• DMAで主記憶をアクセスするCPUにおける不連続アクセスの連続化
  太田淳, 金 美善, 田邊 昇, 中條 拓伯
  情報処理学会計算機アーキテクチャ研究会報告 (HOKKE'08)
  Mar. 2008, Research paper (scientific journal), joint, 7, 12
• Collaboration with a Small Accelerator on NIC and a Cache-based CPU for Scalable MPI Queue Processing
  Noboru Tanabe, Hironori Nakajo
  International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA’08)
  Jan. 2008, Research paper (scientific journal), joint
• メッセージ頭部の格納場所切替によるメッセージバッファ検索の高速化
  田邊 昇, 北村 聡, 宮部 保雄, 宮代 具隆, 天野 英晴, 中條 拓伯
  コンピュータシステムシンポジウム (CompSys'07)
  Nov. 2007, Research paper (scientific journal), joint, 125, 132
• メッセージ頭部の格納場所切替によるメッセージ交換の高速化
  田邊 昇, 北村 聡, 宮部 保雄, 宮代 具隆, 天野 英晴, 中條 拓伯
  情報処理学会計算機アーキテクチャ研究会報告 (SWoPP'07)
  Aug. 2007, Research paper (scientific journal), joint, 139, 144
• MPI派生データ型通信支援機構のDIMMnet-2への実装と評価
  宮部 保雄, 宮代 具隆, 北村 聡, 田邊 昇, 中條 拓伯, 天野 英晴:
  情報処理学会論文誌 コンピューティングシステム
  Aug. 2007, Research paper (scientific journal), joint, Vol.48, No.SIG13(ACS19), 166, 177
• SMTプロセッサにおけるキャッシュリプレース動的切替え方式
  小笠原 嘉泰, 佐藤 未来子, 並木 美太郎, 中條 拓伯
  情報処理学会論文誌 コンピューティングシステム
  Aug. 2007, Research paper (scientific journal), joint, Vol.48, No.SIG13(ACS19), 70, 83
• FPGAにおける高機能プロセッサ開発評価環境の実装
  Yoshiyasu Ogasawara, Ippei Tate and Hironori Nakajo
  第11回システムLSIワークショップ ポスターセッション
  Jul. 2007, Research paper (scientific journal), joint, 228, 230
• Toward Parallel and Distributed Processing on High-Density Network with Mobile Devices
  Satoshi Watanabe, Yoshiyasu Ogasawara, Ippei Tate, H.Yano and Hironori Nakajo
  情報処理学会「数理モデル化と問題解決」研究会報告
  Jun. 2007, Research paper (scientific journal), joint, Vol.2007-MPS-65, 45, 48
• Implementation and Evaluation of Multicast Mechanism on Network Interface Plugged into a Memory Slot
  Atsushi Ohta, Yoshihiro Hamada, Akira Kitamura, Noboru Tanabe, Hideharu Amano and Hironori Nakajo
  情報処理学会「数理モデル化と問題解決」研究会報告
  Jun. 2007, Research paper (scientific journal), joint, Vol.2007-MPS-65, 41, 44
• Toward Parallel and Distributed Processing on High-Density Network with Mobile Devices
  Satoshi Watanabe, Yoshiyasu Ogasawara, Ippei Tate, H.Yano and Hironori Nakajo
  The 2007 International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA'07)
  Jun. 2007, Research paper (scientific journal), joint, Vol.II, 794, 800
• Implementation and Evaluation of Multicast Mechanism on Network Interface Plugged into a Memory Slot
  Atsushi Ohta, Yoshihiro Hamada, Akira Kitamura, Noboru Tanabe, Hideharu Amano and Hironori Nakajo
  The 2007 International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA'07)
  Jun. 2007, Research paper (scientific journal), joint, Vol.II, 787, 793
• MPI派生データ型通信支援機構のDIMMnet-2への実装と評価
  宮部 保雄，宮代 具隆，北村 聡，田邊 昇，中條 拓伯，天野 英晴
  先進的計算基盤システムシンポジウムSACSIS (Symposium on Advanced Computing Systems and Infrastructures) 2007 論文集
  May 2007, Research paper (scientific journal), joint, Vol.2007, No.5, 211, 218
• SMTプロセッサにおけるキャッシュリプレース動的切替方式
  小笠原 嘉泰, 佐藤 未来子, 並木 美太郎, 中條 拓伯
  先進的計算基盤システムシンポジウムSACSIS (Symposium on Advanced Computing Systems and Infrastructures) 2007 論文集
  May 2007, Research paper (scientific journal), joint, Vol.2007, No.5, 111, 119
• 主記憶以外に大容量メモリを有するメモリ/ネットワークアーキテクチャ
  田邊 昇, 北村 聡, 宮部 保雄, 宮代 具隆, 天野 英晴, 羅 徴哲, 中條 拓伯
  情報処理学会計算機アーキテクチャ研究会報告 (HOKKE'07)
  Mar. 2007, Research paper (scientific journal), joint, 157, 162
• マルチスレッドアーキテクチャOChiMuS PE向けシステムソフトウェアにおけるスレッド固有メモリの管理方式
  佐藤 未来子, 笹田 耕一, 内倉 要, 小笠原 嘉泰, 品川 高廣, 中條 拓伯, 並木 美太郎
  電子情報通信学会論文誌D分冊
  Mar. 2007, Research paper (scientific journal), joint, Vol.J90-D, No.3, 837, 847
• DIMMnet-3 : A Memory/Network Enhancer
  Noboru Tanabe, Akira Kitamura, Tomotaka Miyashiro, Yasuo Miyabe, Zhengzhe Luo, Hironori Nakajo and Hideharu Amano
  Proc. of 10th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2007)
  Jan. 2007, Research paper (scientific journal), joint, 35, 37
• Hardware Support for MPI in DIMMnet-2 Network Interface
  Noboru Tanabe, Akira Kitamura, Tomotaka Miyashiro, Yasuo Miyabe, Takeshi Araki, Zhengzhe Luo, Hironori Nakajo and Hideharu Amano
  Post Porc. of Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2006)
  Dec. 2006, Research paper (scientific journal), joint, 73, 80
• SMT プロセッサにおけるキャッシュメモリリプレース方式の動的切り替え
  小笠原 嘉泰, 佐藤 未来子, 並木 美太郎, 中條 拓伯
  情報処理学会計算機アーキテクチャ研究会報告 (DesignGaia'06)
  Nov. 2006, Research paper (scientific journal), joint, 97, 102
• ハードウエアによるMPI 派生データ型通信の支援
  宮部 保雄, 宮代 具隆, 北村 聡, 田邊 昇, 中條 拓伯, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会報告 (DesignGaia'06)
  Nov. 2006, Research paper (scientific journal), joint, 91, 96
• DIMMnet2を用いた間接メモリアクセスの高速化
  宮代 具隆, 宮部 保雄, 北村 聡, 田邊 昇, 中條 拓伯, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会報告 (DesignGaia'06)
  Nov. 2006, Research paper (scientific journal), joint, 85, 90
• SMTプロセッサ向けキャッシュメモリリプレース方式
  小笠原 嘉泰, 佐藤 未来子, 笹田 耕一, 内倉 要, 並木 美太郎, 中條 拓伯
  情報処理学会論文誌 コンピューティングシステム
  Sep. 2006, Research paper (scientific journal), joint, Vol.47, SIG12(ACS15), 119, 132
• メッセージパッシングモデルを支援するパケット受信機構のDIMMnet-2 への実装と評価
  北村 聡, 宮部 保雄, 田邊 昇, 中條 拓伯, 天野 英晴
  情報処理学会論文誌 コンピューティングシステム
  Sep. 2006, Research paper (scientific journal), joint, Vol.47, No.SIG12(ACS15), 59, 73
• DIMMnet-3ネットワークインタフェースにおけるMPI支援機能
  田邊 昇, 北村 聡, 宮部 保雄, 宮代 具隆, 天野 英晴, 羅 徴哲, 中條 拓伯
  情報処理学会計算機アーキテクチャ研究会報告 (SWoPP'06)
  Aug. 2006, Research paper (scientific journal), joint, 103, 108
• Implementation of PC Cluster System with Menory Mapped File by Commodity OS
  Jun Kanai, Takuro Mori, Takeshi Araki, Noboru Tanabe, Hironori Nakajo and Mitaro Namiki
  情報処理学会「数理モデル化と問題解決」研究会報告
  Jun. 2006, Research paper (scientific journal), joint, Vol.2006-MPS-60, 59, 62
• Towards Reconfigurable Cache Memory for a Multithreaded Processor
  Yoshhiyasu Ogasawara, Ippei Tate, Satoshi Watanabe, Mikiko Sato, Koichi Sasada, Kaname Uchikura, Kzunari Asano, Mitaro Namiki and Hironori Nakajo
  情報処理学会「数理モデル化と問題解決」研究会報告
  Jun. 2006, Research paper (scientific journal), joint, Vol.2006-MPS-60, 67, 70
• Implementable Models of SMT Processor into FPGA
  Ippei Tate, Yoshiyasu Ogasawara, Mikiko Sato, Koichi Sasada, Kaname Uchikura, Kazunari Asano, Satoshi Watanabe, Mitaro Namiki and Hironori Nakajo
  情報処理学会「数理モデル化と問題解決」研究会報告
  Jun. 2006, Research paper (scientific journal), joint, Vol.2006-MPS-60, 63, 66
• Towards Reconfigurable Cache Memory for a Multithreaded Processor
  Yoshhiyasu Ogasawara, Ippei Tate, Satoshi Watanabe, Mikiko Sato, Koichi Sasada, Kaname Uchikura, Kzunari Asano, Mitaro Namiki and Hironori Nakajo
  The 2006 International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA'06)
  Jun. 2006, Research paper (scientific journal), joint, Vol.II, 916, 922
• Implementable Models of SMT Processor into FPGA
  Ippei Tate, Yoshiyasu Ogasawara, Mikiko Sato, Koichi Sasada, Kaname Uchikura, Kazunari Asano, Satoshi Watanabe, Mitaro Namiki and Hironori Nakajo
  The 2006 International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA'06)
  Jun. 2006, Research paper (scientific journal), joint, Vol.II, 909, 915
• Implementation of PC Cluster System with Memory Mapped File by Commodity OS
  Jun Kanai, Takuro Mori, Takeshi Araki, Noboru Tanabe, Hironori Nakajo and Mitaro Namiki
  The 2006 International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA'06)
  Jun. 2006, Research paper (scientific journal), joint, Vol.II, 902, 908
• コモディティOSとメモリマップによるクラスタシステムの実装
  金井 遵, 森 拓郎, 荒木 健志, 田邊 昇, 中條 拓伯, 並木 美太郎
  先進的計算基盤システムシンポジウムSACSIS (Symposium on Advanced Computing Systems and Infrastructures) 2006 論文集
  May 2006, Research paper (scientific journal), joint, Vol.2006, No.5, 419, 426
• メッセージパッシングモデルを支援するパケット受信機構のDIMMnet-2への実装と評価
  北村 聡, 宮部 保雄, 田邊 昇, 中條 拓伯, 天野 英晴
  先進的計算基盤システムシンポジウムSACSIS (Symposium on Advanced Computing Systems and Infrastructures) 2006 論文集
  May 2006, Research paper (scientific journal), joint, Vol.2006, No.5, 359, 366
• DIMMnet-2向けWindowsドライバの設計と実現
  金井 遵, 森 拓郎, 荒木 健志, 中條 拓伯, 並木 美太郎
  情報処理学会第68回全国大会5J-2
  Mar. 2006, Research paper (scientific journal), joint, Vol.1, 123, 124
• DIMMnet-2 NICのTCP/IPプロトコルスタック用ネットワークドライバの実装と評価
  森 拓郎, 荒木 健志, 金井 遵, 中條 拓伯, 並木 美太郎
  情報処理学会システム評価研究会報告
  Mar. 2006, Research paper (scientific journal), joint, Vol.2006-EAV-16, 43, 48
• DIMMnet-2用Windowsドライバの実装と評価
  金井 遵，森 拓郎，荒木 健志，田邊 昇, 中條 拓伯，並木 美太郎
  情報処理学会システム評価研究会
  Mar. 2006, Research paper (scientific journal), joint, Vol.2006-EAV-16, 37, 42
• DIMMnet-2における通信ライブラリMPI-2の実現
  荒木 健志，森 拓郎，金井 遵，田邊 昇，天野 英晴，並木 美太郎，中條 拓伯
  情報処理学会計算機アーキテクチャ研究会報告
  Feb. 2006, Research paper (scientific journal), joint, 49, 54
• メモリ周りに制約を有するMPUにおけるプリフェッチ機能付メモリモジュールの意義
  田邊 昇，羅 徴哲，並木 美太郎，中條 拓伯，天野 英晴
  情報処理学会計算機アーキテクチャ研究会報告
  Feb. 2006, Research paper (scientific journal), joint, 13, 18
• プリフェッチ機能を有するメモリモジュールによるPC上での等間隔アクセスの高速化
  田邊 昇, 羅 徴哲, 中條 拓伯, 安藤 宏, 箱崎 博孝, 土肥 康孝, 宮代 具隆, 北村 聡, 天野 英晴
  ハイパフォーマンスコンピューティングと計算科学シンポジウムHPCS 2006
  Jan. 2006, Research paper (scientific journal), joint, 55, 62
• Hardware Support for MPI in DIMMnet-2 Network Interface
  Akira Kitamura, Yoshihiro Hamada, Yasuo Miyabe, Tetsu Noboru Tanabe, Akira Kitamura, Tomotaka Miyashiro, Yasuo Miyabe, Takeshi Araki, Zhengzhe Luo, Hironori Nakajo and Hideharu Amano
  The 6th International Conference on Parallel and Proc. of International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2006)
  Jan. 2006, Research paper (scientific journal), joint, 28, 30
• Evaluation of Network Interface Controller on DIMMnet-2 Prototype Board
  Akira Kitamura, Yoshihiro Hamada, Yasuo Miyabe, Tetsu Izawa, Tomotaka Miyasiro, Konosuke Watanabe, Tomohiro Otsuka, Noboru Tanabe, Hironori Nakajo and Hideharu Amano
  The 6th International Conference on Parallel and Distributed Computing, Applications and Technologies (PDCAT2005)
  Dec. 2005, Research paper (scientific journal), joint, 778, 780
• 次々世代携帯端末による超大規模並列処理のためのアーキテクチャ
  中條 拓伯, 並木 美太郎
  情報処理学会計算機アーキテクチャ研究会報告 (DesignGaia'05)
  Dec. 2005, Research paper (scientific journal), joint, 67, 72
• メッセージパッシングモデルを支援するパケット受信機構の実装
  北村 聡, 宮部 保雄, 中條 拓伯, 田邊 昇, 天野英晴
  情報処理学会計算機アーキテクチャ研究会報告 (DesignGaia'05)
  Dec. 2005, Research paper (scientific journal), joint, 39, 44
• SMT プロセッサ向けの軽量な同期機構
  笹田 耕一, 佐藤 未来子, 内倉 要, 小笠原 嘉泰, 中條 拓伯, 並木 美太郎
  情報処理学会論文誌 コンピューティングシステム
  Dec. 2005, Research paper (scientific journal), joint, Vol.46, No.SIG16(ACS12), 14, 27
• マルチスレッドアーキテクチャにおけるスレッド固有メモリの管理方式
  佐藤 未来子, 笹田 耕一,内倉 要, 小笠原 嘉泰, 品川 高廣, 中條 拓伯, 並木 美太郎
  情報処理学会コンピュータシステムシンポジウム2005論文集
  Nov. 2005, Research paper (scientific journal), joint, Vol.2005, No.18, 99, 108
• Implementation and Evaluation of the Mechanisms for Low Latency Communication on DIMMnet-2
  Yasuo Miyabe, Akira Kitamura, Yoshihiro Hamada, Tomotaka Miyasiro, Tetsu Izawa, Noboru Tanabe, Hironori Nakajo and Hideharu Amano
  The 6th International Symposium on High Performance Computing (ISHPC-VI)
  Sep. 2005, Research paper (scientific journal), joint, poster session
• DIMMスロット装着型デバイスDIMMnet-2の改良方針
  田邊 昇, 羅 徴哲, 濱田 芳博, 中條 拓伯, 北村 聡, 宮代 具隆, 宮部 保雄, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会報告
  Aug. 2005, Research paper (scientific journal), joint, 127, 132
• 「情報」入試の試行の報告
  中森 眞理雄, 金子 敬一, 小谷 善行, 品野 勇治, 辰己 丈夫, 中條 拓伯, 並木 美太郎
  情報処理学会・コンピュータと教育研究会 情報教育シンポジウムSummer Symposium in Shiribeshi 2005(SSS2005)
  Aug. 2005, Research paper (scientific journal), joint, 予稿集, 15, 22
• SMT プロセッサにおけるスレッドスケジューラの開発
  内倉要, 佐藤未来子, 笹田耕一, 加藤義人, 大和仁典, 中條拓伯, 並木美太郎
  情報処理学会論文誌 コンピューティングシステム
  Aug. 2005, Research paper (scientific journal), joint, Vol.46, No.SIG12(ACS11), 150, 160
• DIMMnet-2 ネットワークインタフェースコントローラの設計と実装
  北村 聡, 濱田 芳博, 宮部 保雄, 宮代 具隆, 伊沢 徹, 田邊 昇, 中條 拓伯, 天野 英晴
  情報処理学会論文誌 コンピューティングシステム
  Aug. 2005, Research paper (scientific journal), joint, Vol.46, No.SIG12(ACS11), 13, 26
• プリフェッチ機能を有するメモリモジュールによるPC 上での間接参照の高速化
  田邊 昇，安藤 宏, 箱崎 博孝, 土肥 康孝, 中條 拓伯, 天野 英晴
  情報処理学会論文誌 コンピューティングシステ ム
  Aug. 2005, Research paper (scientific journal), joint, Vol.46, No.SIG12(ACS11), 1, 12
• 「次世代電子商店に関する実証実験」
  平野浩太郎，海尻賢二，中條拓伯，澤友規，
  （財）電気通信普及財団，平成15年研究調査助成実績報告書
  Jun. 2005, Research paper (scientific journal), joint
• SMT プロセッサにおける再構成可能キャッシュモデルと FPGA による実装
  小笠原 嘉泰, 加藤 義人, 大和 仁典, 佐藤 未来子, 笹田 耕一, 内倉 要, 並木 美太郎, 中條 拓伯
  情報処理学会数理モデル化と応用研究会報告
  Jun. 2005, Research paper (scientific journal), joint, Vol.2005-MPS-55, 13, 16
• SMT プロセッサにおける再構成可能キャッシュモデルと FPGA による実装
  小笠原 嘉泰, 加藤 義人, 大和 仁典, 佐藤 未来子, 笹田 耕一, 内倉 要, 並木 美太郎, 中條 拓伯
  情報処理学会数理モデル化と応用研究会報告
  Jun. 2005, Research paper (scientific journal), joint, Vol.2005-MPS-55, 13, 16
• A Packet Forwading Layer for DIMMnet and its Hardware Implementation
  Yoshihiro Hamada, Hiroaki Nishi, Akira Kitamura, Noboru Tanabe, Hideharu Amano and Hironori Nakajo
  Proc. of the 2005 International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA'05)
  Jun. 2005, Research paper (scientific journal), joint, Vol.II, 461, 467
• Development of a Thread Scheduler for SMT Processor Architecture
  Kaname Uchikura, Mikiko Sato, Koichi Sasada , Norito Kato, Masanori Yamato, Hironori Nakajo and Mitaro Namiki
  Pro. of the 2005 International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA'05)
  Jun. 2005, Research paper (scientific journal), joint, V ol.II, 454, 460
• Development of a Thread Scheduler for SMT Processor Architecture
  Yoshiyasu Ogasawara, Norito Kato, Masanori Yamato, Mikiko Sato, Koichi Sasada, Kaname Uchikura, Mitaro Namiki and Hironori Nakajo
  Proc. of 2005 International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA'05)
  Jun. 2005, Research paper (scientific journal), joint, Vol.II, 447, 453
• DIMMnet-2ネットワークインタフェースにおけるプリフェッチ機構の実装と評価
  宮代 具隆, 宮部 保雄, 伊澤 徹, 北村 聡, 箱崎 博孝, 田邊 昇, 中條 拓伯, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会報告
  May 2005, Research paper (scientific journal), joint, 13, 18
• DIMMnet-2 低遅延通信機構の実装と評価
  宮部 保雄, 北村 聡, 濱田 芳博, 宮代 具隆, 伊澤 徹,田邊 昇, 中條 拓伯, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会報告
  May 2005, Research paper (scientific journal), joint, 7, 12
• FPGA を用いた SMT プロセッサの実現と再構成可能キャッシュメモリの検討
  小笠原 嘉泰, 加藤 義人, 大和 仁典, 佐藤 未来子, 笹田 耕一, 内倉 要, 並木 美太郎, 中條 拓伯
  電子情報通信学会技術研究報告 RECONF2005-4
  May 2005, Research paper (scientific journal), joint, Vol.105, No.42, 19, 24
• SMTプロセッサのFPGAへの実装と評価
  加藤 義人, 大和 仁典, 小笠原 嘉泰, 佐藤 未来子, 笹田 耕一, 内倉 要, 中條 拓伯, 並木 美太郎
  先進的計算基盤システムシンポジウムSACSIS (Symposium on Advanced Computing Systems and Infrastructures) 2005
  May 2005, Research paper (scientific journal), joint, Vol.2005, No.5, 239, 240
• マルチスレッドアーキテクチャ向けOS「Future」におけるメモリ管理方式の検討
  佐藤 未来子, 内倉 要, 笹田 耕一, 小笠原 嘉泰, 加藤 義人, 大和 仁典, 中條 拓伯, 並木 美太郎
  先進的計算基盤システムシンポジウムSACSIS (Symposium on Advanced Computing Systems and Infrastructures) 2005
  May 2005, Research paper (scientific journal), joint, Vol.2005, No.5, 197, 198
• SMTプロセッサにおけるスレッドスケジューラの開発
  内倉 要, 佐藤 未来子, 笹田 耕一, 加藤 義人, 大和 仁典, 中條 拓伯, 並木 美太郎
  先進的計算基盤システムシンポジウムSACSIS (Symposium on Advanced Computing Systems and Infrastructures) 2005
  May 2005, Research paper (scientific journal), joint, Vol.2005, No.5, .415, 423
• プリフェッチ機能を有するメモリモジュールによるPC上での間接参照の高速化
  田邊 昇, 安藤 宏, 箱崎 博孝, 土肥 康孝, 中條 拓伯, 天野 英晴
  先進的計算基盤システムシンポジウムSACSIS (Symposium on Advanced Computing Systems and Infrastructures) 2005
  May 2005, Research paper (scientific journal), joint, Vol.2005, No.5, 17, 24
• DIMMnet-2ネットワークインタフェースコントローラの設計と実装
  北村 聡, 濱田 芳博, 宮部 保雄, 伊澤 徹, 宮代 具隆, 田邊 昇, 中條 拓伯, 天野 英晴
  先進的計算基盤システムシンポジウムSACSIS (Symposium on Advanced Computing Systems and Infrastructures) 2005
  May 2005, Research paper (scientific journal), joint, 293, 300
• メモリモジュール上での等間隔アクセス連続化の効果
  田邊 昇, 箱崎 博孝, 安藤 宏, 土肥 康孝, 中條 拓伯, 宮代 具隆, 北村 聡, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会報告 (HOKKE-2005)
  Mar. 2005, Research paper (scientific journal), joint, Vol.2005, No.19, 139, 144
• DIMMスロット搭載型ネットワークインタフェースDIMMnetにおけるスレッドライブラリ
  森 拓郎, 濱田 芳博, 中條 拓伯, 並木 美太郎
  情報処理学会計算機アーキテクチャ研究会報告 (HOKKE-2005)
  Mar. 2005, Research paper (scientific journal), joint, Vol.2005, No.19, 133, 138
• SMTプロセッサにおける同期方式の検討
  笹田 耕一, 佐藤 未来子, 内倉 要, 加藤 義人, 大和 仁典, 中條 拓伯, 並木 美太郎
  情報処理学会計算機アーキテクチャ研究会報告 (HOKKE-2005)
  Mar. 2005, Research paper (scientific journal), joint, Vol.2005, No.19, 31, 36
• FPGAを用いたメモリスロット装着型ネットワークインタフェースの設計
  北村 聡, 伊豆 直之, 伊沢 徹, 宮代 具隆, 宮部 保雄, 渡邊 幸之介, 大塚 智宏, 濱田 芳博, 田邊 昇, 中條 拓伯, 天野 英晴
  第12回FPGA/PLD Design Conferenceユーザ・プレゼンテーション
  Jan. 2005, Research paper (scientific journal), joint, 13, 20
• Preliminary Evaluation of a FPGA-Based-Prototype of DIMMnet-2 Network Interface
  Noboru Tanabe, Akira kitamura, Tomotaka Miyashiro, Yasuo Miyabe, Tohru Izawa, Yoshihiro Hamada, Hironori Nakajo and Hideharu Amano
  Proc. of 8th Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2005)
  Jan. 2005, Research paper (scientific journal), joint, 48, 51
• 平成18年度入試に向けての「情報」試行試験の実施報告(2)
  中森 眞理雄, 中條 拓伯, 小谷 善行, 辰己 丈夫, 金子 敬一, 並木 美太郎, 品野 勇治
  情報処理学会第46回プログラミングシンポジウム報告集
  Jan. 2005, Research paper (scientific journal), joint, 173, 180
• bDais: DIMMnet- 1/In fi niBand間ルータ
  濱田 芳博, 小田島 大介, 西 宏章, 荒木 健志, 田邊 昇, 天野 英晴, 中條 拓伯
  第12回FPGA/PLD Design Conferenceユーザ・プレゼンテーション
  Jan. 2005, Research paper (scientific journal), joint, 21, 27
• NAS CG ベンチマークによるプリフェッチ機能付きメモリモジュールの性能評価
  箱崎 博孝, 安藤 宏, 田邊 昇，土肥 康孝, 中條 拓伯, 天野 英晴
  第3回 情報科学技術フォーラム (FIT2004)
  Sep. 2004, Research paper (scientific journal), joint, B-003, 103, 106
• A New Memory Module for Memory Intensive Applications
  Noboru Tanabe, Masashige Nakatake, Hirotaka Hakozaki, Yasunori Dohi, Hironori Nakajo and Hideharu Amano
  IEEE International Conference on Parallel Computing in Electrical Engineering (ParElec'04)
  Sep. 2004, Research paper (scientific journal), joint, 123, 128
• メモリスロットインタフェースの得失
  田邊昇, 箱崎博孝, 土肥康孝, 中條拓伯, 天野英晴
  情報処理学会計算機アーキテクチャ研究会報告
  Aug. 2004, Research paper (scientific journal), joint, Vol.2004, No.80, 157, 162
• 平成18年度入試の向けての「情報」試行試験の実施報告(1)
  中森 眞理雄, 金子敬一, 並木 美太郎, 中條 拓伯, 品野 勇治, 小谷 善行, 辰己 丈夫
  情報処理学会「コンピュータと教育」研究会主催「情報教育シンポジウム SSS2004」予稿集
  Aug. 2004, Research paper (scientific journal), joint, 175, 176
• DIMMnet-2ネットワークインタフェースボードの試作
  北村 聡, 伊豆 直之, 田邊 昇, 濱田 芳博, 中條 拓伯, 渡邊 幸之介, 大塚 智宏, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会報告
  Jul. 2004, Research paper (scientific journal), joint, Vol.2004, No.80, 151, 156
• bDais:DIMMnet-1/InfiniBand間ルータの評価
  荒木 健志，齋藤 彰一，國枝 義敏，濱田 芳博，中條 拓伯
  情報処理学会計算機アーキテクチャ研究会報告
  Jul. 2004, Research paper (scientific journal), joint, Vol.2004, No.80, 145, 150
• A New Memory Module for COTS-Based Personal Supercomputing
  Noboru Tanabe, Masashige Nakatake, Hirotaka Hakozaki, Yasunori Dohi, Hironori Nakajo and Hideharu Amano
  Post Proc. of 7th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2004)
  Jul. 2004, Research paper (scientific journal), joint, 40, 48
• Impact of Dynamic Allocation of Physical Register Banks for an SMT Processor
  Norito Kato, Masanori Yamato, Osamu Tsujimoto, Mikiko Sato, Koichi Sasada, Kaname Uchikura, Mitaro Namiki and Hironori Nakajo
  Post Proc. of 7th Innovative Architecture for Future Generati on High-Performance Processors and Systems (IWIA2004)
  Jul. 2004, Research paper (scientific journal), joint, 139, 147
• InfiniBand Verb層を利用したソフトウェア分散共有メモリシステムFagusの実装と評価
  荒木 健志，齋藤 彰一，國枝 義敏，濱田 芳博，中條 拓伯
  情報処理学会システム評価研会究報告
  Jun. 2004, Research paper (scientific journal), joint, Vol.2004, No.62, 19, 24
• SMT プロセッサにおける物理レジスタバンクの動的割当て
  加藤 義人, 大和 仁典, 辻元 治, 佐藤 未来子, 笹 田耕一, 内倉 要, 並木 美太郎, 中條 拓伯
  情報処理学会数理モデル化と問題解決研究会
  Jun. 2004, Research paper (scientific journal), joint, 41, 44
• SMTプロセッサにおけるスレッドスケジューラの開発
  内倉 要, 笹田 耕一, 佐藤 未来子, 加藤 義人, 大和 仁典, 中條 拓伯, 並木 美太郎
  情報処理学会システムソフトウェアとオペレーティング・システム研究会報告
  Jun. 2004, Research paper (scientific journal), joint, Vol.2004-OS-96, 141, 148
• Dynamic Allocation of Physical Register Banks for an SMT Processor
  Mitaro Namiki, Mikiko Sato, Koichi Sasada, Norito Kato, Masanori Yamato and Hironori Nakajo
  Proc. of 7th International Workshop on Innovative Proc. of International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2004)
  Jun. 2004, Research paper (scientific journal), joint, Vol.I, 317, 323
• プリフェッチ機能付きメモリモジュールによる不連続アクセスの連続化
  田邊 昇, 中武 正繁, 箱崎 博孝, 土肥 康孝, 中條 拓伯, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会報告, HOKKE2004
  Mar. 2004, Research paper (scientific journal), joint, 139, 144
• マルチスレッドアーキテクチャ向けOS「Future」におけるプロセス管理
  佐藤 未来子, 笹田 耕一, 加藤 義人, 大和 仁典, 河原 章二, 中條 拓伯, 並木 美太郎
  情報処理学会論文誌 コンピューティングシステム
  Mar. 2004, Research paper (scientific journal), joint, Vol.45, SIG3(ACS5), 38, 49
• オン・チップ・マルチスレッドアーキテクチャ向けシステムソフトウェア
  佐藤 未来子, 笹田 耕一, 加藤 義人, 大和 仁典, 中條 拓伯, 並木美太郎
  第45回プログラミングシンポジウム予稿集
  Jan. 2004, Research paper (scientific journal), joint, 53, 61
• A New Memory Module for COTS-Based Personal Supercomputing
  Noboru Tanabe, Masashige Nakatake, Hiritaka Hakozaki, Yasunori Dohi, Hironori Nakajo and Hideharu Amano
  Proc. of 7th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2004)
  Jan. 2004, Research paper (scientific journal), joint, 35, 39
• マルチスレッドアーキテクチャ向けOS「Future」におけるプロセス管理
  佐藤 未来子, 笹田 耕一, 加藤 義人, 大和 仁典, 河原 章二, 中條 拓伯, 並木美太郎
  情報処理学会コンピュータシステムシンポジウム2003
  Dec. 2003, Research paper (scientific journal), joint, Vol.2003, No.20, 61, 70
• プリフェッチ機能付きメモリモジュール
  田邊 昇，土肥康孝, 中條拓伯, 天野英晴
  情報処理学会計算機アーキテクチャ研究会報告 (SWoPP2003) 2003-ARC-154
  Aug. 2003, Research paper (scientific journal), joint, 139, 144
• SMT プロセッサにおけるアウトオブオーダ実行に必要なリソースの共有方式の評価
  加藤 義人, 大和 仁典, 笹田 耕一, 佐藤 未来子, 並木 美太郎, 中條 拓伯
  情報処理学会計算機アーキテクチャ研究会報告 (SWoPP2003) 2003-ARC-154
  Aug. 2003, Research paper (scientific journal), joint, 7, 12
• マルチスレッドアーキテクチャにおけるスレッドライブラリの実装と評価
  笹田 耕一, 佐藤 未来子, 河原 章二, 加藤 義人, 大和 仁典, 中條 拓伯, 並木 美太郎
  情報処理学会論文誌 コンピューティングシステム
  Aug. 2003, Research paper (scientific journal), joint, Vol.44, No.SIG11(ACS3), 215, 225
• Prototyping on Unisg a DIMM Slot as a High-Performance I/O Interface
  Noboru Tanabe, Yoshihiro Hamada, Akihiro Mitsuhashi, Hironori Nakajo, Junji Yamamoto, Hideki Imashiro, Tomohiro Kudoh and Hideharu Amano
  Proc. of International Conference on Advances in Post Proc. of Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2003)
  Jul. 2003, Research paper (scientific journal), joint, 108, 116
• Performance Evaluation of an On-chip Multi-threadedProcessor with Cache Memory Managed by Logical Thread Number
  Hironori Nakajo, Masanori Yamato, Shoji Kawahara, Norito Kato, Koichi Sasada, Mikiko Sato and Mitaro Namiki
  情報処理学会数理モデル化と問題解決研究会
  Jun. 2003, Research paper (scientific journal), joint, 37, 40
• Implementation and Evaluation of a Thread Library for Multithreaded Architecture
  Koichi Sasada, Mikiko Sato, Shoji Kawahara, Norito Kato, Masanori Yamato, Hironori Nakajo and Mitaro Namiki
  Proc. of International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA 2003)
  Jun. 2003, Research paper (scientific journal), joint, Vol.II, 609, 615
• A Process and Thread Management of the Operating System “Future”for On Chip Multithreaded Architecture
  Mikiko Sato, Koichi Sasada, Shoji Kawahara, Norito Kato, Masanori Yamato, Hironori Nakajo and Mitaro Namiki
  Proc. of International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA 2003)
  Jun. 2003, Research paper (scientific journal), joint, Vol.IV, 1669, 1675
• Performance Evaluation of an On-chip Multi-threaded Processor with Cache Memory Managed by Logical Thread Number
  Hironori Nakajo, Masanori Yamato, Shoji Kawahara, Norito Kato, Koichi Sasada, Mikiko Sato and Mitaro Namiki
  Proc. of International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA 2003)
  Jun. 2003, Research paper (scientific journal), joint, Oral Presentation
• マルチスレッドアーキテクチャにおけるスレッドライブラリの実装と評価
  笹田 耕一, 佐藤 未来子,河原 章二, 加藤 義人, 大和 仁典, 中條 拓伯, 並木 美太郎
  先進的計算基盤システムシンポジウムSACSIS2003
  May 2003, Research paper (scientific journal), joint, 13, 20
• Webコミュニティ探索のための量子アルゴリズムの提案と検証
  大音 真由美, 中條 拓伯, 城 和貴:
  情報処理学会論文誌 数理モデル化と応用
  May 2003, Research paper (scientific journal), joint, Vol.44, No.SIG7(TOM8), 26, 34
• スレッド管理機構を用いたオンチップマルチスレッドのためのキャッシュメモリシステム
  大和 仁典, 河原 章二, 加藤 義人, 笹田 耕一, 佐藤 未来子, 並木 美太郎, 中條 拓伯
  情報処理学会計算機アーキテクチャ研究会 (HOKKE2003)
  Mar. 2003, Research paper (scientific journal), joint, Vol.2003, No.27, 1, 6
• FPGA 実装型光通信ネットワークインタフェースによるソフトウェア分散共有メモリシステムの実装と評価
  石井 雅明, 斎藤 彰一, 上原 哲太郎, 國枝 義敏, 中條 拓伯
  情報処理学会計算機アーキテクチャ研究会 (HOKKE2003)
  Mar. 2003, Research paper (scientific journal), joint, Vol.2003, No.27, 67, 72
• DIMMnet ネットワーク接続動作検証環境
  濱田 芳博, 三橋 彰浩, 田邊 昇, 天野 英晴, 中條 拓伯
  情報処理学会計算機アーキテクチャ研究会 (HOKKE2003)
  Mar. 2003, Research paper (scientific journal), joint, Vol.2003, No.27, 55, 60
• 高速ネットワークインタフェース DIMMnet-1 における通信プリミティブの実装と評価
  三橋 彰浩, 濱田 芳博, 中條 拓伯, 田邊 昇, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会 (HOKKE2003)
  Mar. 2003, Research paper (scientific journal), joint, Vol.2003, No.27, 49, 54
• メモリスロット装着型ネットワークインタフェース DIMMnet-2 の構想
  田邊 昇, 濱田 芳博, 三橋 彰浩, 中條 拓伯, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会 (HOKKE2003)
  Mar. 2003, Research paper (scientific journal), joint, Vol.2003, No.27, 61, 66
• Overview of On-Chip Multi-SMP Processor OCiMuS
  Hironori Nakajo, Shoji Kawahara, Masanori Yamato, Norito Kato, Koichi Sasada, Mikiko Sato and Mitaro Namiki
  Proc. of 6th International Workshop on Innovative Architecture for Future Generation High- Performance Processors and Systems (IWIA2003)
  Jan. 2003, Research paper (scientific journal), joint, 33, 35
• Performance Evaluation of Bandwidth and Global Operations on DIMMnet-1Prototype
  Noboru Tanabe, Yoshihiro Hamada, Akihiro Mitsuhashi, Hironori Nakajo, Junji Yamamoto, Hideki Imashiro, Tomonori Kudoh and Hideharu Amano
  Proc. of 6th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2003)
  Jan. 2003, Research paper (scientific journal), joint, 43, 46
• DIMMスロット搭載型ネットワークインタフェースDIMMnet-1とその低遅延通信機構AOTF
  田邊 昇, 濱田 芳博, 山本 淳二, 今城 英樹, 中條 拓伯, 工藤 知宏, 天野 英晴
  情報処理学会論文誌 ハイパフォーマンスコンピューティングシステム
  Jan. 2003, Research paper (scientific journal), joint, Vol.44, No.SIG1(HPS6), 10, 23
• DIMMnet-1 における Martini オンチッププロセッサによる通信の性能評価
  田邊 昇, 濱田 芳博, 三橋 彰浩, 山本 淳二, 今城 英樹, 中條 拓伯, 工藤 知宏, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会 (DegisgnGaia2001)
  Nov. 2002, Research paper (scientific journal), joint, 53, 58
• システムソフトウェアとの協調を目指すオンチップマルチスレッドアーキテクチャの構想
  河原 章二, 佐藤 未来子, 並木 美太郎, 中條 拓伯
  情報処理学会コンピュータシステムシンポジウム論文集
  Nov. 2002, Research paper (scientific journal), joint, Vol.2002, No.18, 1, 8
• Low Latency Communication on DIMMnet-1 Network Interface Plugged into a DIMM Slot
  Noboru Tanabe, Yoshihiro Hamada, Hitoshi Suda, Hironori Nakajo, Junji Yamamoto, Hideki Imashiro, Tomohiro Kudoh and Hideharu Amano
  International Conference on Parallel Computing in Electrical Engineering (ParElec2002)
  Sep. 2002, Research paper (scientific journal), joint, 9, 14
• 量子コンピュータ実現に向けた量子命令セットについて
  大音 真由美，中條 拓伯，高田 司郎，城 和貴
  情報処理学会論文誌 数理モデル化と応用
  Sep. 2002, Research paper (scientific journal), joint, Vol.43, No.SIG7(TOM6), 19, 28
• SOC 時代に向けた SMT 用 OS の構想
  佐藤 未来子, 河原 章二, 中條 拓伯, 並木 美太郎
  情報処理学会システムソフトウェアとオペレーティング・システム研究会 (SWoPP2002) 2002-OS-91
  Aug. 2002, Research paper (scientific journal), joint, 31, 38
• DIMMnet-1 プロトタイプによるバンド幅と大域演算性能の評価
  田邊 昇, 濱田 芳博, 三橋 彰浩, 山本 淳二, 今城 英樹, 中條 拓伯, 工藤 知宏, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会（ SWoPP2002 ）
  Aug. 2002, Research paper (scientific journal), joint, 97, 102
• DIMMスロット搭載型ネットワークインタフェースDIMMnet-1とその高バンド幅通信機構BOTF
  田邊 昇, 山本 淳二, 濱田 芳博, 中條 拓伯, 工藤 知宏, 天野 英晴
  情報処理学会論文誌
  Apr. 2002, Research paper (scientific journal), joint, Vol.43, No.4, 866, 878
• Simultaneous Multithread (SMT) アーキテクチャの実現方式
  河原 章二, Mark Yankelevsky, 中條 拓伯, Constantine D. Polychronopoulos:
  情報処理学会論文誌
  Apr. 2002, Research paper (scientific journal), joint, Vol.43, No.4, 829, 843
• 汎用量子コンピュータのモデルとシミュレータの構想
  古屋 良二朗，中條 拓伯, 城 和貴
  情報処理学会第64回全国大会予稿集, 特別トラック 4D-04
  Mar. 2002, Research paper (scientific journal), joint, 249, 252
• 高性能プロセッモデルにおけるアーキテクチャと OS の協調
  河原 章二, 中條 拓伯, 並木 美太郎
  情報処理学会第64回全国大会予稿集, 特別トラック 4D-03
  Mar. 2002, Research paper (scientific journal), joint, 245, 248
• Simultaneous Multithread(SMT)アーキテクチャの現状と今後
  中條 拓伯，河原 章二, 上原 哲太郎，並木 美太郎
  情報処理学会学会誌
  Mar. 2002, joint, Vol.43, No.3, 281, 287
• 量子コンピュータの命令セットアーキテクチャの一提案とそのシミュレータの構想
  中條 拓伯, 古屋 良二郎, 大音 真由美, 城和貴
  第43回プログラミング・シンポジウム 報告集
  Jan. 2002, Research paper (scientific journal), joint, 173, 184
• A Low Latency High Bandwidth Network Interface Prototype for PC Cluster
  Noboru Tanabe, Yoshihiro Hamada, Hironori Nakajo, Hideki Imashiro, Junji Yamamoto, Tomohiro Kudoh and Hideharu Amano
  Proc. of 5th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2002)
  Jan. 2002, Research paper (scientific journal), joint, Vol.III, 87, 94
• Low Latency High Bandwidth Message Transfer Mechanisms for a Network Interface Plugged into a Memory Slot
  Noboru Tanabe, Junji Yamamoto, Hiroaki Nishi, Tomohiro Kudoh, Yoshihiro Hamada, Hironori Nakajo and Hideharu Amano
  Cluster Computing Journal
  Jan. 2002, Research paper (scientific journal), joint, Vol.5, No.1, 7, 17
• DIMM スロット搭載型ネットワークインタフェース DIMMnet-1 の通信性能評価
  田邊 昇, 濱田 芳博, 須田 均, 山本 淳二, 今城 英樹, 中條 拓伯, 工藤 知宏, 天野 英晴
  情報処理学会計算機アーキテクチャ研究会 (DegisgnGaia2001)
  Nov. 2001, Research paper (scientific journal), joint, 51, 56
• シミュレーション試行を前提とした量子コンピュータ・アーキテクチャ
  古屋 良二郎, 大音 真由美, 城 和貴, 中條 拓伯
  情報処理学会　数理モデル化と問題解決研究会, MPS-37-5
  Nov. 2001, Research paper (scientific journal), joint, Vol.2001, No.110, 19, 22
• メモリバスに接続される NIC による PC クラスタの性能予測
  濱田 芳博, 中條 拓伯, 田邊 昇, 工藤 知宏
  情報処理学会ハイパフォーマンスコンピューティング研究会 , 2001-HPC-87
  Jul. 2001, Research paper (scientific journal), joint, Vol.2001, No.77, 105, 110
• DIMM スロット搭載型ネットワークインタフェース DIMMnet-1 の試作
  田邊 昇, 山本 淳二, 今城 英樹, 上嶋 利明, 濱田 芳博, 中條 拓伯, 工藤 知宏, 天野英晴
  情報処理学会ハイパフォーマンスコンピューティング研究会 , 2001-HPC-87
  Jul. 2001, Research paper (scientific journal), joint, Vol.2001, No.77, 99, 104
• 超並列計算機 JUMP-1 の並列入出力機構の評価
  長名 保範, 中條 拓伯, 鈴木 紀章, 田村 友紀, 天野 英晴
  電子情報通信学会技術研究報告 コンピュータシステム CPSY2001-48
  Jul. 2001, Research paper (scientific journal), joint, 31, 36
• シングルチップマルチスレッドプロセッサα-Coralのアーキテクチャ
  河原 章二, Mark Yankelevsky, 中條 拓伯, Constantine D. Polychronopoulos
  並列処理シンポジウムJSPP2001論文集
  Jun. 2001, Research paper (scientific journal), joint, 39, 46
• A Possible Instruction Set for Quantum Computer Architectures
  Mayumi Oto, Hironori Nakajo and Kazuki Joe
  Proc. of International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA 2001)
  Jun. 2001, Research paper (scientific journal), joint, Vol.III, 1221, 1227
• Simulation based Evaluation of a Singl e Chip Multithreaded Processor α-Coral and its Design Policy
  Shoji Kawahara, Mark Yankelevsky, Hironori Nakajo and Constantine D. Polychronopoulos
  Proc. of International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2001)
  Jun. 2001, Research paper (scientific journal), joint, Vol.III, 1207, 1213
• Performance Evaluation of a Parallel I/O Mechanism on a Massively Parallel Processing System JUMP-1
  Yasunori Osana, Hironori Nakajo, Noriaki Suzuki, Tomonori Tamura and Hideharu Amano
  Proc. of International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2001)
  Jun. 2001, Research paper (scientific journal), joint, Vol.III, 1179, 1185
• Simulation based Evaluation of a Singl e Chip Multithreaded Processor α-Coral and its Design Policy
  Shoji Kawahara, Mark Yankelevsky, Hironori Nakajo and Constantine D. Polychronopoulos
  Proc. of International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2001)
  Jun. 2001, Research paper (scientific journal), joint, Vol.III, 1207, 1213
• Cache Coherence Protocol for Home Proxy Cache on RHiNET and Its Preliminary Performance Estimation
  Hironori Nakajo, Masaaki Ishii, Junji Yamamoto, Tomohiro Kudo, Tomonori Yokoyama, Junichiro Tsuchiya and Hideharu Amano
  Proc. of International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2001)
  Jan. 2001, Research paper (scientific journal), joint, 53, 60
• MEMOnet: Network Interface Plugged into a Memory Slot
  Noboru Tanabe, Junji Yamamoto, Hiroaki Nishi, Tomohiro Kudoh, Yoshihiro Hamada, Hironori Nakajo and Hideharu Amano
  Proc. of IEEE International Conference on Cluster Computing (CLUSTER2000)
  Dec. 2000, Research paper (scientific journal), joint, 17, 26
• 汎用量子コンピュータ・アーキテクチャの構想
  大音 真由美, 中條 拓伯, 城 和貴
  情報処理学会 「第7回MPSシンポジウム」 新しい計算パラダイム ～量子／分子コンピュータ最前線～ 論文集
  Dec. 2000, Research paper (scientific journal), joint, Vol.2000, No.16, 77, 80
• On-the-fly Sending: A Low Latency High Bandwidth Message Transfer Mechanism
  Noboru Tanabe, Junji Yamamoto, Hiroaki Nishi, Tomohiro Kudoh, Yoshihiro Hamada, Hironori Nakajo and Hideharu Amano
  Proc. of 5th International Symposium on Parallel Architectures, Algorithms and Networks (I-SPAN2000)
  Dec. 2000, Research paper (scientific journal), joint, 186, 193
• Coherence Protocol for Home Proxy Cache on RHiNET
  Noboru Tanabe, Junji Yamamoto, Hiroaki Nishi, Tomohiro Kudoh, Yoshihiro Hamada, Hironori Nakajo and Hideharu Amano
  Proc. of International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2000)
  Jun. 2000, Research paper (scientific journal), joint, Vol.V, 2907, 2913
• A Distributed Shared-Memory System on a Workstation Cluster Using Fast Serial Links
  Hironori Nakajo, Akihiro Ichikawa and Yukio Kaneda
  International Journal of Parallel Programming,,
  Apr. 2000, Research paper (scientific journal), joint, Vol.28, No.2, 179, 194
• Home Proxy Cacheによる分散共有メモリの高速化
  市川 明弘, 小野 航, 中條 拓伯, 工藤 知宏, 天野 英晴:
  情報処理学会論文誌
  May 1999, Research paper (scientific journal), joint, Vol.40, No.5, 2016, 2024
• Home Proxy Cache for High Performance DSM on a Workstation Cluster
  Wataru Ono, Hironori Nakajo, Akihiro Ichikawa, Ken-ichiro Anjo, Tomohiro Kudoh and Hideharu Amano
  Proc. of International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA'98)
  Jul. 1998, Research paper (scientific journal), joint, 891, 898
• Home Proxy: WSクラスタにおける高性能DSMの実現
  小野 航, 市川 明弘, 安生 健一朗, 山本 淳二, 中條 拓伯, 工藤 知宏, 天野 英晴
  並列処理シンポジウムJSPP'98論文集
  Jun. 1998, Research paper (scientific journal), joint, 351, 358
• 超並列計算機 JUMP-1 の入出力サブシステムにおける I/O ネットワーク
  中條 拓伯, 大谷 智, 中野 智行, 金田 悠紀夫
  情報処理学会論文誌
  Jun. 1998, Research paper (scientific journal), joint, Vol.39, No.6, 1801, 1808
• Distributed Shared-Memory for a Workstation Clusters with a High Speed Serial Interface
  Hironori Nakajo, Hidekazu Tanaka, Yoshinori Nakanishi, Masaki Kohata and Yukio Kaneda
  Post Proc. of International Workshop on Innovative Proc. of International Conference and Exhibition on High-Performance Computing and Networking (HPCN98)
  Apr. 1998, Research paper (scientific journal), joint, 588, 597
• WS クラスタにおける分散共有メモリのための Home Proxy
  中條 拓伯, 小野 航, 市川 明弘, 安生 健一朗, 山本 淳二, 工藤 知宏, 天野 英晴
  電子情報通信学会技術研究報告 コンピュータシステム CPSY97-103
  Jan. 1998, Research paper (scientific journal), joint, 15, 22
• WS クラスタにおけるスケーラブルネットワークの予備評価
  中西 剛紀, 中野 智行, 中條 拓伯, 金田 悠紀夫
  情報処理学会システムソフトウェアとオペレーティング・システム研究会報告 OS-76
  Nov. 1997, Research paper (scientific journal), joint, 79, 84
• WSクラスタにおけるスケーラブルネットワーク機構
  中條 拓伯, 中野 智行, 金田 悠紀夫
  情報処理学会システムソフトウェアとオペレーティング・システム研究会報告 OS97-56
  Nov. 1997, Research paper (scientific journal), joint, 97, 102
• An Implementation and Evaluation of a Distributed Shared-Memory System on Workstation Clusters using Fast Serial Links
  Hironori Nakajo Akihiro Ichikawa and Yukio Kaneda
  Proc. of International Symposium on High Performance Computing (ISHPC)
  Nov. 1997, Research paper (scientific journal), joint, 143, 158
• WS クラスタ JUMP-1/3 の実装と評価
  小野 航, 安生 健一朗, 中條 拓伯, 工藤 知宏, 山本淳二, 西 宏章, 天野 英晴
  電子情報通信学会技術研究報告 コンピュータシステム CPSY97-36
  Oct. 1997, Research paper (scientific journal), joint, 1, 8
• WSクラスタにおけるスケーラブルネットワーク機構
  中條 拓伯, 中野 智行, 金田 悠紀夫
  電子情報通信学会技術研究報告 コンピュータシステム CPSY97-87
  Oct. 1997, Research paper (scientific journal), joint, 43, 48
• 大規模並列計算機のための遠隔分散型画像表示システム
  小畑 正貴, 江草 俊文, 中條 拓伯
  情報処理学会論文誌
  Sep. 1997, Research paper (scientific journal), joint, Vol.38, No.9, 1717, 1725
• 高速シリアルリンクを用いた DSM システムの実装とその評価
  市川 明弘, 薬師神 昌夫, 中條 拓伯, 金田 悠紀夫
  情報処理学会計算機アーキテクチャ研究会報告 ARC125
  Aug. 1997, Research paper (scientific journal), joint, 49, 54
• An I/O Network Architecture of the D istributed Shared-Memory Massively Parallel Computer JUMP-1
  Hironori Nakajo, Satoshi Ohtani, Takashi Matsumoto, Masaki Kohata, Kei Hiraki and Yukio Kaneda
  Proc. of 11th International Conference on Supercomputing (ICS97)
  Jul. 1997, Research paper (scientific journal), joint, 253, 260
• 分散共有メモリを持つWSクラスタ: JUMP-1/3
  安生 健一朗, 中條 拓伯, 小野 航, 工藤 知宏, 西 宏章, 天野 英晴
  並列処理シンポジウムJSPP'97論文集
  May 1997, Research paper (scientific journal), joint, 321, 328
• 超並列計算機JUMP-1のI/Oネットワークとミュレーションによる並列I/Oの評価
  中條 拓伯, 大谷 智, 中野 智行, 金田 悠紀夫
  並列処理シンポジウムJSPP'97論文集
  May 1997, Research paper (scientific journal), joint, 93, 100
• STAFF-Link を用いた並列分散 I/O システムの実現とその評価
  佐伯 靖, 高橋 淳, 中條 拓伯, 金田 悠紀夫
  情報処理学会計算機アーキテクチャ研究会報告
  Sep. 1996, Research paper (scientific journal), joint, 209, 214
• 超並列計算機 JUMP-1 におけるディスク入出力サブシステムの実装と評価
  吉山 晃, 中野 智行, 中條 拓伯, 金田悠紀夫
  情報処理学会計算機アーキテクチャ研究会報告
  Sep. 1996, Research paper (scientific journal), joint, 203, 208
• WS クラスタにおける機能分散ネットワークを用いた DSM システムの提案
  薬師神 昌夫, 中條 拓伯, 金田 悠紀夫
  情報処理学会計算機アーキテクチャ研究会報告
  Sep. 1996, Research paper (scientific journal), joint, 137, 142
• 超並列計算機用結合網 RDT のルーティング制御評価システム : JUMP-1/3
  安生 健一朗, 西 宏章, 董 小社, 天野 英晴, 吉山 晃, 中條 拓伯, 工藤 知宏
  電子情報通信学会技術研究報告 コンピュータシステム CPSY96-52
  Aug. 1996, Research paper (scientific journal), joint, 39, 46
• 分散共有メモリ型超並列計算機 JUMP-1 におけるスケーラブルI/Oサブシステムの構成
  中條 拓伯, 中野 智行, 松本 尚, 小畑 正貴, 松田 秀雄, 平木 敬, 金田 悠紀夫
  情報処理学会論文誌
  Jul. 1996, Research paper (scientific journal), joint, Vol.37, No.7, 1429, 1439
• 超並列計算機JUMP-1での並列I/Oシステムのシミュレーションによる評価
  大谷 智, 中條 拓伯, 金田 悠紀夫
  並列処理シンポジウムJSPP'96論文集
  Jun. 1996, Research paper (scientific journal), joint, 283, 290
• A Simulation-based Evaluation of a Disk I/O Subsystem for a Massively Parallel Computer: JUMP-1
  Hironori Nakajo, Satoshi Ohtani and Yukio Kaneda
  Proc. of 16th International Conference on Distributed Computing Systems (ICDCS16)
  May 1996, Research paper (scientific journal), joint, 562, 569
• STAFF-Link を用いたワークステーションクラスタ上への PVM の実装とその評価
  高橋 淳, 中條 拓伯, 小畑 正貴, 金田悠紀夫
  情報処理学会ハイパフォーマンスコンピューティング研究会報告 HPC57-1
  Oct. 1995, Research paper (scientific journal), joint, 1, 6
• High Performance I/O System of the Distributed Shared-Memory Massively Parallel Computer JUMP-1
  Hironori Nakajo, Takashi Matsumoto, Masaki Kohata, Hideo Matsuda, Kei Hiraki and Yukio Kaneda
  Proc. of 7th IASTED-ISMM International Conference on Parallel and Distributed Computing and Systems
  Oct. 1995, Research paper (scientific journal), joint, 470, 473
• ソフトウェアDSMにおけるコヒーレント・キャッシュシステムの実装と評価
  中條 拓伯, 藏前 健治, 金田 悠紀夫, 前川 禎男
  情報処理学会論文誌
  Jul. 1995, Research paper (scientific journal), joint, Vol.36, No.7, 1719, 1728
• 超並列計算機 JUMP-1 における入出力サブシステムの実装
  中野 智行, 中條 拓伯, 岡田 勉, 松本 尚, 小畑 正貴, 松田 秀雄, 平木 敬, 金田 悠紀夫
  情報処理学会計算機アーキテクチャ研究会報告
  May 1995, Research paper (scientific journal), joint, 137, 144
• 超並列計算機 JUMP-1 におけるディスク入出力サブシステムのシミュレーションによる評価
  大谷 智, 中條 拓伯, 金田 悠紀夫
  情報処理学会計算機アーキテクチャ研究会報告
  May 1995, Research paper (scientific journal), joint, 129, 136
• 分散共有メモリ型超並列計算機JUMP-1のディスク入出力サブシステム
  中條 拓伯, 岡田 勉, 松本 尚, 小畑 正貴, 松田 秀雄, 平木 敬, 金田 悠紀夫
  並列処理シンポジウムJSPP'95論文集
  May 1995, Research paper (scientific journal), joint, 67, 74
• 超並列計算機 JUMP-1 におけるハイビジョン画像表示システム
  小畑 正貴, 中條 拓伯
  情報処理学会計算機アーキテクチャ研究会報告
  Dec. 1994, Research paper (scientific journal), joint, 17, 23
• 超並列計算機におけるワークステーションクラスタ・ファイルシステム
  中條 拓伯, 松田 秀雄, 金田 悠紀夫
  情報処理学会計算機アーキテクチャ研究会報告
  Dec. 1994, Research paper (scientific journal), joint, 185, 192
• 超並列計算機 JUMP-1 における入出力サブシステムのアクセス方式
  岡田 勉, 中條 拓伯, 松本 尚, 小畑 正貴, 松田 秀雄, 平木 敬, 金田 悠紀夫
  情報処理学会計算機アーキテクチャ研究会報告
  Dec. 1994, Research paper (scientific journal), joint, 177, 184
• ネットワーク環境における分散共有メモリの実現と評価
  藏前 健治, 中條 拓伯, 前川 禎男
  情報処理学会計算機アーキテクチャ研究会報告
  Dec. 1994, Research paper (scientific journal), joint, 65, 72
• 分散共有メモリ型超並列計算機 JUMP-1 の入出力サブシステム
  中條 拓伯, 松本尚, 小畑正貴, 松田秀雄, 平木敬, 金田悠紀夫
  情報処理学会計算機アーキテクチャ研究会報告
  Dec. 1994, Research paper (scientific journal), joint, 113, 120
• ソフトウェアDSMにおけるコヒーレント・キャッシュシステムの実装と評価
  藏前 健治, 中條 拓伯, 前川 禎男
  並列処理シンポジウムJSPP'94論文集
  May 1994, Research paper (scientific journal), joint, 303, 310
• 高速シリアル・リンクを用いた分散画像生成実験システム
  中條 拓伯, 小畑 正貴, 金田 悠紀夫
  電子情報通信学会技術研究報告コンピュータシステム CPSY93-33
  Nov. 1993, Research paper (scientific journal), joint, Vol.93, 39, 46
• 超並列プロトタイプ計算機 JUMP-1 の構想
  平木 敬, 天野 英晴, 久我 守弘, 末吉 敏則, 工藤 知宏, 中島 浩, 中條 拓伯, 松田 秀雄, 松本 尚, 森 眞一郎
  情処処理学会計算機アーキテクチャ研究会報告
  Oct. 1993, Research paper (scientific journal), joint, 73, 84
• Fast Data Communicatin for Scalable Distributed Shared-Memory Parallel Computer hyper-KORP
  Hironori Nakajo, Newton K. Miura, Koichi Wada and Yukio Kaneda
  Proc.of IEEE Pacific Rim Conference on Communications, Computers and Signal Processing
  May 1993, Research paper (scientific journal), joint, 382, 385
• Ring-Connected Parallel Computer KORP - Coherence Protocol for Distributed Shared-Memory -
  Hironori Nakajo, Takeshi Yoshinaga, Koichi Wada and Yukio Kaneda
  Proc. of International Conference on Parallel and Distributed Systems ICPADS'92
  Dec. 1992, Research paper (scientific journal), joint, 504, 511
• 高速通信網 FEN (Fast Exclusive Network) による並列・分散処理環境
  中條 拓伯 ,吉川 和宏 ,高橋 豊 ,前川 禎男
  情報処理学会 第 45 回（平成４年後期）全国大会
  Oct. 1992, Research paper (scientific journal), joint, Vol.1, 247, 248
• An Architecture of Multi-DSP System and Development Environment for Two-dimensional Digital Signal Processing
  Hironori Nakajo, Kazuhiro Yoshikawa, Takao Hinamoto and Sadao Maekawa
  Proc. of International Conference on Systems Engineering
  Sep. 1992, Research paper (scientific journal), joint, 193, 196
• リング結合型並列計算機KORPにおける分散共有メモリシステムプロトタイプの性能評価
  中條 拓伯, 吉永 健, 和田 耕一, 金田 悠紀夫
  並列処理シンポジウムJSPP'92論文集
  Jun. 1992, Research paper (scientific journal), joint, 203, 210
• EWS 上でのウィンドウシステムにおけるマルチ DSP システムの二次元信号処理開発環境
  藏前 健治, 中條 拓伯, 前川 禎男
  第 36 回システム制御情報学会研究発表講演会
  May 1992, Research paper (scientific journal), joint, 627, 628
• ネットワ－ク環境下での分散共有空間の実現
  藏前 健治, 中條 拓伯, 前川 禎男
  第 36 回システム制御情報学会研究発表講演会
  May 1992, Research paper (scientific journal), joint, 605, 606
• ネットワ－ク仮想共有メモリシステムを実現するペ－ジングプロトコルコントロ－ラのハ－ドウェア
  吉永 健, 中條 拓伯, 金田 悠紀夫
  情報処理学会 第43回（平成３年後期）全国大会
  Oct. 1991, Research paper (scientific journal), joint, Vol.6, 119, 120
• マルチ DSP システムのア－キテクチャと並列信号処理環境
  吉川 和宏, 中條 拓伯, 前川 禎男
  情報処理学会 第43回（平成３年後期）全国大会
  Oct. 1991, Research paper (scientific journal), joint, Vol.2, 519, 520
• Architecture of Interprocessor Communication Controller for Ring-connected Parallel Processor
  Koichi Wada, Shigeo Yamashita, Hironori Nakajo and Yukio Kaneda
  Proc. of ISMM International Workshop on Parallel Computing
  Sep. 1991, Research paper (scientific journal), joint, 117, 120
• ネットワ－ク結合型並列計算機の仮想共有メモリにおけるタスク管理の一検討
  中條 拓伯, 金田 悠紀夫
  電子情報通信学会技術研究報告 コンピュータシステム CPSY91
  Jul. 1991, Research paper (scientific journal), joint, Vol.91, No.130, 143, 150
• ネットワ－ク結合型並列計算機上の仮想共有メモリシステムにおける矛盾化 プロトコルの性能評価とハ－ドウェアによる実現
  中條 拓伯, Newton K. Miura, 和田 耕一, 金田 悠紀夫
  並列処理シンポジウムJSPP'91論文集
  May 1991, Research paper (scientific journal), joint, 45, 52
• リング結合型並列計算機の仮想共有メモリシステム
  中條 拓伯, 和田 耕一, 金田 悠紀夫
  情報処理学会計算機アーキテクチャ研究会報告
  Jul. 1990, Research paper (scientific journal), joint, Vol.90, No.60, 61, 66
• リング結合型並列計算機における知識ベース処理の一方式
  和田 耕一, 中條 拓伯, 金田 悠紀夫
  情報処理学会 第38回（平成元年前期）全国大会
  Oct. 1989, Research paper (scientific journal), joint, 1571, 1572
• リング結合型並列計算機におけるプロセッサ間通信専用ハードウェアの構成
  和田 耕一, 中條 拓伯, 金田 悠紀夫
  情報処理学会 第38回（平成元年前期）全国大会
  Oct. 1989, Research paper (scientific journal), joint, 1498, 1499
• リング結合型並列計算機のシステムアーキテクチャ
  中條 拓伯, 和田 耕一, 金田 悠紀夫
  情報処理学会計算機アーキテクチャ研究会報告
  Jun. 1989, Research paper (scientific journal), joint, Vol.89, No.99, 107, 114
• O(M+n) Time Join Operation on BC-processor Array
  Wei Fu, Hironori Nakajo and Yukio Kaneda
  Proc. of 39th ISMM International Symposium MINI AND MICROCOMPUTERS AND THEIR APPLICATIONS (MIMI'89)
  Jun. 1989, Research paper (scientific journal), joint, 35, 37
• 並列知識ベースマシンのハードウェア構成
  中條 拓伯, 和田 耕一, 金田 悠紀夫
  並列処理シンポジウムJSPP'89論文集
  Feb. 1989, Research paper (scientific journal), joint, 147, 154
• 並列知識ベースマシンのアーキテクチャ
  條 拓伯, 和田 耕一, 金田悠紀夫
  情報処理学会 第37回（昭和63年後期）全国大会
  Sep. 1988, Research paper (scientific journal), joint, 99, 100

Books and Other Publications

• ディジタル回路設計とコンピュータアーキテクチャ [RISC-V版]
  星雲社
  RISC-Vコンピュータアーキテクチャの見地からディジタル論理設計を論じている点で、1と0から始めてマイクロプロセッサの設計まで読者を導いている。計算機工学と計算機科学の学生にとって、マイクロプロセッサを構築することは特別な通過儀礼であると、著者は信じている。初学者にとってプロセッサ内の動きは魔術に近いが、注意深く説明すれば一本道だと分かる。ディジタル設計はそれ自体が強力で刺激的な科目である。アセンブリ言語でプログラミングすると、プロセッサがコンピュータ内で話す言語が明らかになる。マイクロアーキテクチャはそれらすべてを1つにまとめている。
  07 Jun. 2022, ‎ 978-4434305221
• Computer Architecture: A Quantitative Approach 6th Edition
  John L. Hennessy, David A. Patterson
  星雲社
  コンピュータ科学最高の栄誉であるチューリング賞をRISCアーキテクチャへの貢献により2018年に受賞したヘネシーとパターソンによる『コンピュータアーキテクチャ 定量的アプローチ[第6版]』 ヘネシーはGoogleの親会社Alphabet会長、パターソンはRISC-V財団副会長かつGoogleのExtinguished Engineerとして、オープンなアーキテクチャRISC-Vを解説すると共に、Googleのウェアハウススケールコンピュータ(WSC)を総合的実例として本書で初めて世界に公表した。 本書はこのテーマの世界最高峰のテキストだが、2人による最後のブック形式の書と目されている。 新しい章として、領域特化アーキテクチャの解説を加え、4つの実用DSAを解説(Google Tensorプロセッシングユニット、Google Pixel Visual Core、Intel Nirvanaニューラルネットワークプロセッサ、Microsoft Catapult)。ウェアハウススケールコンピューティングの章を広範囲にわたり最新化した。
  25 Sep. 2019, 978-4434264009
• ディジタル回路設計とコンピュータアーキテクチャ第二版
  鈴木貢, 天野英晴, 中條拓伯, 永松礼夫
  翔泳社
  11 Sep. 2017, 978-4798115344
• ディジタル回路設計とコンピュータアーキテクチャ [ARM版]
  Hideharu Amano, Mitsugu Suzuki and Hironori Nakajo
  星雲社
  Apr. 2016, 978-4434218484
• 実践によるコンピュータアーキテクチャ －ＭＩＰＳプロセッサで学ぶアーキテクチャの基礎
  中條拓伯, 大島 浩太
  数理工学社, サイエンス社
  Apr. 2014
• Computer Architecture: A Quantitative Approach 5th Edition
  John L. Hennessy, David A. Patterson
  翔泳社
  Mar. 2014, 978-479812
• USBコンプリート ― USB3.0 SuperSpeedバスの探求
  Jan Axelson (原著), 中條拓伯 (翻訳),他3名(翻訳)
  エスアイビーアクセス
  May 2011, 978-4434155
• Digital Design and Computer Architecture
  David Money Harris , Sarah L. Harris
  翔泳社
  Aug. 2009, 978-479811
• Computer Architecture: A Quantitative Approach 4th Edition
  John L. Hennessy, David A. Patterson
  翔泳社
  Feb. 2008, 978-4798114
• Essentials of Computer Architecture
  Douglas E. Comer
  翔泳社
  Jun. 2007, 978-4798109
• Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA'06)
  Alex Nicolau and Hironori Nakajo
  ISBN:0-7695-2689-6
  Dec. 2006, ISBN:0-7695-2205-X
• Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA'05)
  Alex Nicolau and Hironori Nakajo
  ISBN:0-7695-2483-4
  Dec. 2005, ISBN:0-7695-2205-X
• Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA'04)
  Alex Veidenbaum and Hironori Nakajo
  IEEE Computer Society
  Nov. 2004, ISBN:0-7695-2205-X
• プロフェッショナル英和辞典SPED TERRA(物質・工学編)
  堀内 克明, 蟹江 幸博
  小学館
  Jun. 2004, 978-4095067
• The Massively Parallel Processing System JUMP-1
  Hidehiko Tanaka (編集), Yoichi Muraoka (編集), Makoto Amamiya (編集), Nobuo Saito (編集), Shinji Tomita (編集)
  Ohmsha & IOS Press (1996)
  Jan. 1996, 978-9051992

Presentations

• Recognition of USV Navigable Areas in paddy fields by Semantic Binary Segmentation
  第62回組込みシステム合同研究発表会(ETNET2023)
  USV (Unmanned Surface Vehicle) that can automatically navigate in paddy fields is thought to be useful for improving the production efficiency of paddy rice cultivation, flexible navigation in paddy fields is difficult with rule-based methods. In this study, we propose a navigable areas segmentation method using deep neural network that uses the front image obtained from the camera mounted on the USV as the input. As a result of evaluation with a newly created dataset, it was confirmed that the navigable areas can be flexibly segmented even in a rice field where it is difficult to segment the area with the rule based-methods.
  25 Mar. 2023, Oral presentation(general)
• Evaluation of Vector Register Sharing Mechanism by Simulation
  第244回システム・アーキテクチャ・第202回システムとLSIの設計技術・第62回組込みシステム合同研究発表会(ETNET2023)
  本稿ではシミュレータで検証可能なベクトルレジスタ共有機構のプロトタイプを実現した．実装は 64bit の RISC-V プロセッサである CVA6 およびそのコプロセッサの Ara を拡張することで行い，評価対象のアクセラレータとして行列乗算および畳み込み演算のためのアクセラレータを実装した．また，比較のために汎用レジスタをアクセラレータと共有する「汎用レジスタ共有機構」の実装も行った．行列サイズ 256×256 の整数行列乗算プログラム，整数畳み込み演算プログラムにおいて，ベクトルレジスタ共有機構を用いることで O3 最適化を行った場合に比べてそれぞれ 66.3 倍，12.2 倍の高速化を達成した．この結果について考察し，ベクトルレジスタ共有機構の展望と，さらなる課題について議論する．
  25 Mar. 2023, Oral presentation(general)
• X年後の情報端末 (X=20)
  第244回システム・アーキテクチャ・第202回システムとLSIの設計技術・第62回組込みシステム合同研究発表会(ETNET2023)
  24 Mar. 2023, Symposium workshop panel(nominated)
• Implementation of a RISC- V SMT Core in an AI processor
  11th International Symposium on Information and Communication Technology (SoICT 2022)
  The RISC-V core, which supports simultaneous multithreading (SMT) on a heterogeneous virtual engine architecture, has been implemented. In the architecture, multiple types of engines specialized for different purposes are included. The RISC-V SMT core has the advantage of allowing multiple threads to execute simultaneously with a lower cost than that of simply using multiple cores. The RISC-V core supports operations of other engines under the SMT mechanism to be installed in “Chichibu,” which has been developed by ArchiTek Co., LTD as a multicore chip for edge artificial intelligence. In this implementation, we have reduced the hardware resource usage to less than half that of the previous implementation and exceeded the operating frequency of 100 MHz. In addition, the instructions per clock cycle (IPC) has been improved by approximately 66% using SMT.
  02 Dec. 2022, Oral presentation(general)
• Shared Vector Register of RISC-V for the Future Hardware Acceleration,
  Sixth Workshop on Computer Architecture Research with RISC-V (CARRV 2022)
  In this study, we present a vector register sharing mechanism that directly shares vector registers inside the processor with the acceleration circuitry. Because this mechanism can share the value of a vector register at a given time, high-speed communication is expected, particularly in SoC FPGAs. To validate this mechanism, this study designs and implements a processor with vector registers to obtain a preliminary estimation. The RISC-V’s RV64IMV and proprietary instructions are adopted for the instruction set of the proposed processor. As a preliminary evaluation of our proposed architecture, we measured the CPI, maximum operating frequency and resource usage with and without vector extension instructions for the processor. The evaluation shows that the proposed processor can transfer data at a maximum of 787.2 [MByte/s] with the vector register sharing mechanism.
  19 Jun. 2022, Oral presentation(general)

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• Shared Vector Register of RISC-V for the Future Hardware Acceleration
  電子情報通信学会 リコンフィギャラブルシステム研究会
  In this paper, we present a vector register sharing mechanism that directly shares vector registers inside the processor with the acceleration circuitry. Since this mechanism can share the value of a vector register at a time, high speed communication is expected, especially in SoC FPGAs. To validate this mechanism, we have designed and implemented a processor with RISC-V’s RV64IMV. As a preliminary evaluation, we measured the CPI, maximum operating frequency, and resource usage of the designed processors with and without vector extension instructions. The evaluation shows that the processor can transfer data at a maximum of 787.2 [MByte/s] with the vector register sharing mechanism.
  07 Jun. 2022, Oral presentation(general)
• Preliminary evaluation of cache coherent interconnect for Reconfigurable Virtual Accelerator (ReVA)
  電子情報通信学会 リコンフィギャラブルシステム研究会
  In recent years, the amount of computation and data in HPC, AI, and other computational processing has become increasingly large, and hardware acceleration has become an issue of insufficient resources and complex accelerator configurations. The authors have presented the concept of Reconfigurable Virtual Accelerator (ReVA) in the past. However, it was not easy to realize the interconnect and coherence processing for DSM implementation. In this paper, we focus on CXL (Compute Express Link), which is a cache-coherent interconnect standard. We propose ReVA again using CXL and study its feasibility.
  25 Jan. 2022, Oral presentation(general)
• Implementation of a RISC-V SMT Core in Virtual Engine Architecture
  電子情報通信学会 リコンフィギャラブルシステム研究会
  The RISC-V core which supports simultaneous multithreading (SMT) on a heterogeneous virtual engine architecture has been implemented. In the arcitecture multiple types of engines which are specialized for different purposes are conducted. As the advantage of SMT, the RISC-V SMT core allows multiple threads to be executed simultaneously at a lower cost than simply using multiple cores. The RISC-V core supports operations of other engines under the SMT mechanism in order to be installed in ”Chichibu” which is developed by ArchiTek as a multicore chip for edge AI. In this implementation, we have reduced the hardware resource usage to less than half of the previous implementation. Also the IPC has been improved by about 3% to 6% by using SMT even when delays in instruction and data memory is brought.
  24 Jan. 2022, Oral presentation(general)
• Automated architecture exploration on Scala-based hardware development environment
  電子情報通信学会 リコンフィギャラブルシステム研究会（RECONF
  In recent years, reconfigurable architectures such as FPGAs have been attracting more and more attention. Design Space Exploration (DSE) in HLS tools is effective in improving the quality of the final circuit, but due to the huge search space, optimization algorithms have not been sufficiently compared and investigated to date. In this study, we investigate the effectiveness of Optuna, an hyperparameter optimization framework, whose effectiveness in DSE for HLS design has not yet been fully investigated. However, existing DSE frameworks have a tight coupling between the compilation flow and the optimization function. For this problem, we propose a Scala-based DSL and DSE framework that separates the algorithm specification from the hardware optimization setting. In the future, we will implement and evaluate the framework to identify effective optimization algorithms for the DSE.
  26 Jan. 2021, Oral presentation(general)
• Parallelization of Recursive Function in Ruby-Based High-Level Synthesis
  International Conference on Field-Programmable Technology
  This paper proposes a method for high-level synthesis focusing on recursive expressions with parallelization. For the purpose, we have implemented a synthesizing tool on Mulvery which is a high-level synthesis environment based on Ruby language. Combining static and dynamic analysis allows a recursive function in order to generate a control data flow graph (CDFG). CDFG is converted into an RTL module to be synthesized into an appropriately pipelined circuit. We have compared performance of some algorithms with our proposed HLS system with parallelization against performance of synthesized call stack-based hardware from a recursive function similar to software, performance in executing Ruby programs by software as well as performance with an IP core. As a result, high-level synthesized and parallelized FFT performs 7.76x faster than the call stack based hardware and 408.88x faster than the software execution. Against an IP core, 1.28x faster performance has been gained.
  11 Dec. 2019, Oral presentation(general)
• Cow estrus detection with low-frequency accelerometer sensor by unsupervised learning
  The 7th Symposium on Information and Communication Technology (SoICT2019)
  06 Dec. 2019, Oral presentation(general)
• Interactive Cultivation System for the Future IoT-based Agriculture
  The Seventh International Symposium on Computing and Networking (CANDAR'19)
  27 Nov. 2019, Oral presentation(general)
• Domain Knowledge-aware Machine Learning System with Rule-based Guiding
  電子情報通信学会 コンピュータシステム研究会 (CPSY)
  Data-driven methods in machine learning rely only on the statistical nature of the data. Therefore, its predictions could be incorrect from the viewpoint of human knowledge. Incorrect predictions should be a big issue if we apply machine learning to mission-critical domains such as the medical field. In this study, we propose a machine learning system that uses domain knowledge based on the rule-based guide for learning. Our system generates a logical rule from the prediction tendency of the target model, and weights training data as the generated logical rule matches to a given knowledge by a human. The weighted data allows the model to avoid incorrect predictions and to improves the accuracy by re-learn.
  14 Nov. 2019, Oral presentation(general)
• ヘネシーパターソン定量的アプローチ その役割と最終エディションに至るまでの日本語訳の経緯遍歴
  RISC-V Day Tokyo 2019
  30 Sep. 2019, Oral presentation(invited, special)
• A Deep Look into Logarithmic Quantization of Model Parameters in Neural Networks
  Proceedings of The 10th International Conference on Advances in Information Technology (IAIT2018)
  10 Dec. 2018, Oral presentation(general)
• Cow estrus detection via Discrete Wavelet Transformation and Unsupervised Clustering
  Proceedings of the Seventh Symposium on Information and Communication Technology (SoICT 2018 )
  06 Dec. 2018, Oral presentation(general)
• New AI Architecture with Fusion of Logical Inference and Machine Learning
  CANREXI (CANDAR Extreme Infrastrcture) Workshop
  In a practical and critical field, machine learning is sometimes difficult to be applied due to indefinable behavior from the characteristics of autonomous selection of parameters. On the other hand, although logical inference has been still utilized trustfully in long years, it is difficult to conduct rule-base and knowledge-base. In such situation, we introduce new artificial intelligence architecture with fusion of logical inference and machine learning in order to overcome the problems in both AIs to improve their performance as well as enhance their accuracy each other.
  28 Nov. 2018, Oral presentation(invited, special)
• Implementation of DNN on a RISC-V Open Source Microprocessor for IoT Devices
  2018 IEEE 7th Global Conference on Consumer Electronics (GCCE 2018)
  09 Oct. 2018, Oral presentation(general)
• Detection and recognition of behavior of cow by using IoT device
  組込みシステムシンポジウム2018
  Since the number of farmers is decreasing, efficiency of farming has been required. For this reason, researches are underway to analyze behavior of livestock such as sleep and ruminant by applying an IoT technology to detect health condition of them. In this paper, we have set three-axies acceleration sensor on a neck of a cow to extract features of its movement using wavelet transformation. In addition, since data obtained by wavelet transformation has a large number of dimensions, we have verified three kinds of method to reduce these dimensions.
  23 Aug. 2018, Oral presentation(general)
• Autonomous Distributed System Based on Behavioral Model of Social Insects
  The 24th International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA '18)
  Social insects are self-organized living organism without a commanding system with a single leader. A model which realizes self-organization of social insects can be constructed using a reaction threshold model based on the concept of Stigmergy. This paper proposes such a model of new autonomous distributed system using a behavioral model of social insects. This model is able to allocate autonomous computation resources and retain fault tolerance without the control of a commanding manager. Our evaluation results show that the proposed model works as an autonomous distributed system and demonstrates its effectiveness for fault tolerance. A problem with respect to unequal resource distribution was found in the experimental model, so we proposed an improved method.
  02 Aug. 2018, Oral presentation(general)
• Autonomous Distributed System Based on Behavioral Model of Social Insects
  IPSJ SIG
  Social insects are self-organized living organism without a commanding system with a single leader. A model which realizes self-organization of social insects can be constructed using a reaction threshold model based on the concept of Stigmergy. This paper proposes such a model of new autonomous distributed system using a behavioral model of social insects. This model is able to allocate autonomous computation resources and retain fault tolerance without the control of a commanding manager. Our evaluation results show that the proposed model works as an autonomous distributed system and demonstrates its effectiveness for fault tolerance. A problem with respect to unequal resource distribution was found in the experimental model, so we proposed an improved method.
  23 Jul. 2018, Oral presentation(general)
• Operation in Partitioned Circuits with Scalable Hardware Mechanism
  The 15th International Joint Conference on Computer Science and Software Engineering (JCSSE2018),
  12 Jul. 2018, Oral presentation(general)
• A design of autoscale mechanism using high level synthesis tool for autonomous distributed system
  電子情報通信学会研究会
  Since cloud computing has become widespread for various purposes, it is drawing attention to use FPGAs. When utilizing an FPGA in PaaS type cloud computing, it can not predict in advance what kind of task and how much it will be executed. Therefore, since demand for computing resources dynamically changes during operation, there is a problem that redistribution of resources becomes necessary. In this research, we propose an autonomous decentralized architecture that allocates computing resources such as CPUs and FPGAs dynamically during task execution. We explain a technique of applying an FPGA to cloud computing by combining high-level synthesis technology which can be operated even by a CPU alone or a node combined FPGAs with an autonomous distributed system applying the reactive threshold model. We will also consider application to PaaS type data analysis platform. We show that a fee system can be realized that can reduce usage charge while improving throughput without changing algorithm.
  17 May 2018, Oral presentation(general)
• 論理推論システムのルール集合を機械学習により切り替える試み
  電子情報通信学会研究会
  Since modern logical inference system needs a huge rule-base which is increasing more and more, search space can be reduced by shrinking a rule-base set. As a result, a logical inference system for the set can operate faster. This paper describes an idea of faster logical inference system which has multiple of smaller rule sets by selecting with machine learning.
  28 Feb. 2018, Oral presentation(general)
• Ruby言語ベースのハードウェア・ソフトウェアコデザイン環境の実現とリアクティブプログラミングの適用
  電子情報通信学会研究会
  We expect reduce CPU resource consumptions by offloading processing stream data, which are incessantly generated such as sensor data and actuators control, into an FPGA. However, designing a system in which software and hardware operation in cooperation is cumbersome to take a long time to develop. In this paper, we propose a co-design environment aiming at prototyping tools that can be applied to embedded systems with high real-time demands. By using reactive programming, which is a programming paradigm describing operations on stream data, we have developed the system as a framework which can reduce load in an optimization phase to synthesize circuits. We also aime to facilitate circuit synthesis in dynamically typed languages by applying multistage computation to lambda abstraction passed to higher order functions such as map.
  19 Jan. 2018, Oral presentation(general)
• スケーラブル・ハードウェア機構におけるストリーム計算のための回路分割手法とFPGAによる検証
  電子情報通信学会研究会
  19 Jan. 2018, Oral presentation(general)
• Javaベース高位合成におけるマルチスレッド機能によるステンシル計算のFPGA実装
  電子情報通信学会研究会
  19 Jan. 2018, Oral presentation(general)
• Performance Evaluation of an SoC for the Real-Time Lens Free Imager RALFIE
  IEEE 6th Global Conference on Consumer Electronics (GCCE 2017)
  A Lens-Free Imager (LFI) is one of promising candidates for massive visual inspection systems in biology and medical science. In a practical application, millions of samples need to be inspected in a short period of time, which a single Lens-Free Imager (LFI) system cannot accomplish. Therefore, we propose a high performance parallel LFI system called RALFIE (Real-time Advanced LFI Evaluation system). In this paper, we evaluate the performance of a 64bit MIPS SoC for the development platform of RALFIE.
  21 Dec. 2017, Oral presentation(general)
• MCU-FPGA複合システムにおけるIoT向けプラットフォームと無線コンフィギュレーションの可能性の検証
  電子情報通信学会研究会
  An MCU (Micro Control Unit) which is used in an embedded system has been recently equipped with a communication function such as wireless LAN. Although such an MCU allows remote control, high frequency control is difficult due to concurrent processing between communication and other tasks. In this paper, we have proposed an platform to develop a processing system with an efficient communication function and flexible configuration with coupling an MCU with a wireless communication function as well as an FPGA to offload some preprocessing.
  30 Oct. 2017, Oral presentation(general)
• Who Got Scolded by Computer Programs?
  The 14th International Cognitive Linguistics Conference
  11 Jul. 2017, Oral presentation(general)
• Hardware Acceleration with Multi-Threading of Java-Based High Level Synthesis Tool
  ACM International Symposium on Highly Efficient Accelerators and Reconfigurable Technologies (HEART 2017)
  In this research, we attempt to speed up the computational fluid dynamics (CFD) and the convolutional neural network (CNN) using JavaRock-Thrash thread function of the high-level synthesis tool with an FPGA. In the two-dimensional heat equation, by using the thread function of the high-level synthesis tool, up to a 12.13 times speedup compared to single-threaded processing is obtained with multi-threading, up to a 29.0 times speedup against Vivado HLS is achieved. In the convolution process, the process of passing 11 x 11 filters on 2-dimensional data of 33 x 33 described with 484 threads results in a speedup of 78 times compared to the processing time at Vivado HLS.
  07 Jun. 2017, Oral presentation(general)
• Design of Real-time Advanced Lens free Imager
  ACM Proceedings of the Seventh Symposium on Information and Communication Technology (SoICT '16 )
  A Lens Free Imager (LFI) is one of promising candidates for massive visual inspection systems in biology and medical science. In a practical application, millions of samples need to be inspected in a short period of time, which a single Lens Free Imager (LFI) system cannot accomplish. Therefore, we propose a high performance parallel LFI system called RALFIE (Real-time Advanced LFI Evaluation system). In this paper, we introduce the concept and detail of the design of RALFIE and a target application.
  09 Dec. 2016, Oral presentation(general)
• スケーラブル・ハードウェア機構における信号圧縮による分割回路効率実行
  電子情報通信学会研究会報告
  近年FPGAを用いたハードウェアアクセラレーションや，高位合成を用いたFPGA開発に注目が集まっている．これらに共通した問題として，設計した回路の規模が増大する傾向にあるということがある．この問題に対応するために，設計した回路を複数FPGA上に分割搭載する回路分割の研究が行われており，我々は独自の分割回路動作方式としてスケーラブル・ハードウェア機構を研究開発してきた．本研究では，スケーラブル・ハードウェア機構の動作速度を向上させるために，分割回路間の信号情報を圧縮し，それによる分割回路全体の性能変化を測定した．その結果，信号情報圧縮を行わない従来の方式に比べ，5.5倍の動作速度向上が見込めることが分かった．
  19 May 2016, Oral presentation(general)
• Fortran ベース高位合成ツールFortRock の開発
  組込みシステムシンポジウム2015
  23 Oct. 2015, Oral presentation(general)
• 高位合成におけるループパイプライン化の検討
  Embedded System Symposium 2015
  23 Oct. 2015, Oral presentation(general)
• Lens Free Imager の実用化のための設計と実装
  組込みシステムシンポジウム2015
  22 Oct. 2015, Oral presentation(general)
• Hardware Acceleration of the Gabor Wavelet Transformation to Estimate Interruptibility for Working Productivity
  Embedded System Symposium 2015
  22 Oct. 2015, Poster presentation
• スケーラブル・ハードウェア機構による分割回路のための分散RTL シミュレーション
  組込みシステムシンポジウム2015(ESS2015)
  22 Oct. 2015, Poster presentation
• 再構成可能仮想アクセラレータReVAの構想
  信学技報， Vol.115, No.228, RECONF2015-40, pp.45-50
  18 Sep. 2015, Other
• Reconfigurable Android with an FPGA Accelerator for the Future Embedded Devices
  the 3rd Workshop on Ultra Performance and Dependable Acceleration Systems (UPDAS2011)
  02 Feb. 2012, Other
• 不規則型応用を加速するメモリアクセラレータ － Exa FLOPSマシンの文脈から
  情報処理学会計算機ハイパフォーマンスコンピューティング研究会 HPC-132
  21 Nov. 2011, Other
• Supercomputing and mobile computing with mobile devices and/or FPGA systems
  Infotech Oulu Lecture Series
  14 Nov. 2011, Oral presentation(invited, special)
• A Memory Accelerator with Gather Functions for Bandwidth-bound Irregular Applications
  SC'11 Workshop on Irregular Applications: Architectures & Algorithms (IA^3)
  13 Nov. 2011, Other
• FPGA アクセラレータによるAndroid アプリケーションの高速化手法
  組込みシステムシンポジウム (ESS2011)
  20 Oct. 2011, Oral presentation(general)
• Detecting Water Waste Activities for Water-Efficient Living
  The 13rd International Conference on Ubiquitous Computing (UbiComp2011) (poster)
  19 Sep. 2011, Poster presentation
• Feature Selection and Activity Recognition to Detect Water Waste from Water Tap Usage
  1st International Workshop on Cyber-Physical Systems, Networks, and Applications (CPSNA 2011) in conjunction with 17th IEEE International Conference on Embedded and Real-Time Computing Systems and Applications (RTCSA2011)
  28 Aug. 2011, Poster presentation
• GPGPU向けメモリアクセラレータ
  GTC Workshop Japan 2011
  22 Jul. 2011, Oral presentation(general)
• ロード/ストアの命令アドレスによる選択的キャッシュ・ライン・アロケーション
  先進的計算基盤システムシンポジウム (SACSIS2011)
  27 May 2011, Oral presentation(general)
• Overview of the Symbio-Information Processing Project of TUAT
  The 2011 International Joint Conference on Computer Science and Software Engineering(JCSSE), Ubiquitous Computing for Symbio-Information Processing (UCSIP) Workshop
  12 May 2011, Oral presentation(general)
• An FPGA-based Accelerator of a Dalvik Virtual Machine for an Android Mobile and Embedded Processor
  International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA'11)
  07 Apr. 2011, Oral presentation(general)
• データ符号化によるラスト・レベル・キャッシュの回路面積削減
  情報処理学会計算機アーキテクチャ研究会 ARC-186
  11 Mar. 2011, Other
• Parallelizing Hilbert-Huang Transform on GPU
  Int. Workshop on Ultra Performance and Dependable Acceleration Systems (UPDAS'10)
  19 Nov. 2010, Oral presentation(general)
• Dalvik アクセラレータ：Android 端末における Java アプリケーションの高速実行機構
  組込みシステムシンポジウム (ESS2010)
  28 Oct. 2010, Oral presentation(general)
• Accelerating Hilbert-Huang Transform using GPU
  情報処理学会ハイパフォーマンスコンピューテング研究会
  Aug. 2010, Other
• 選択的キャッシュ・アロケーション：マルチスレッド環境におけるキャッシュ利用効率の向上手法
  情報処理学会計算機アーキテクチャ研究会
  Aug. 2010, Other
• ハードウェアシステムを駆使した研究・教育の実践
  2010 年並列/分散/協調処理に関する『金沢』サマー・ワークショップ(SWoPP金沢2010) BOF-2「シンプルハードウェアがもたらす計算機システム研究／教育の新展開」
  Aug. 2010, Symposium workshop panel(public)
• An Effective Replacement Policy Focusing on Lifetime of a Cache Line
  The 2010 International Conference on Computer Design (CDES2010)
  Jul. 2010, Oral presentation(general)
• Hilbert-Huang変換の並列化およびGPUによる高速化
  先進的計算基盤システムシンポジウム (SACSIS2010) ポスター・セッション
  May 2010, Poster presentation
• 選択的キャッシュ・ライン・アロケーションによるキャッシュの容量効率向上
  先進的計算基盤システムシンポジウム (SACSIS2010) ポスター・セッション
  May 2010, Poster presentation
• DalvikアクセラレータのためのMIPSシミュレータを用いた評価環境
  先進的計算基盤システムシンポジウム (SACSIS2010) ポスター・セッション
  May 2010, Poster presentation
• 小容量 CAM を用いたレジスタ・マップ表の回路面積削減
  先進的計算基盤システムシンポジウム (SACSIS2010)
  May 2010, Oral presentation(general)
• Hardware Acceleration and Division of Large-scaled Circuits in a Scalable FPGA System
  International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA'10)
  22 Mar. 2010, Oral presentation(general)
• Extraction of horns in a noisy environment by EMD
  International Workshop on Nonlinear Circuits and Signal Processing (NCSP'10)
  Mar. 2010, Oral presentation(general)
• 経験的モード分解を用いた雑音環境下における警笛抽出手法
  電気学会研究会資料 産業計測制御研究会
  Mar. 2010, Other
• ベクトルアクセス機構を有するメモリモジュールによる不連続なDMAの効率化
  情報処理学会ハイパフォーマンスコンピューティング研究会(HPC)Vol.2010-HPC-124
  22 Feb. 2010, Oral presentation(general)
• スケーラブルFPGAシステムにおけるハードウェア拡張方式
  信学技報(リコンフィギャラブルシステム研究会（RECONF）
  27 Jan. 2010, Oral presentation(general)
• スケーラブルFPGAシステムにおけるハードウェア・アクセラレーション
  信学技報(リコンフィギャラブルシステム研究会（RECONF）
  27 Jan. 2010, Oral presentation(general)
• Network Interface Architecture for Scalable Message Queue Processing
  15th International Conference on Parallel and Distributed Systems (ICPADS'09)
  10 Dec. 2009, Oral presentation(general)
• スケーラブル FPGA システムにおけるハードウェア拡張プロトコル
  デザインガイア 2009 ポスターセッション
  03 Dec. 2009, Poster presentation
• スケーラブルFPGAシステムにおけるハードウェア拡張プロトコル
  信学技報(リコンフィギャラブルシステム研究会（RECONF）
  02 Dec. 2009, Oral presentation(general)
• スケジュールド命令キャッシュを用いた高速な命令供給手法
  情報処理学会計算機アーキテクチャ研究会報告 ARC-185
  26 Oct. 2009, Oral presentation(general)
• An Effective Replacement Strategy of Cache Memory for an SMT Processor
  12th Euromicro Conference on Digital System Design: Architectures, Methods and Tools (DSD2009)
  27 Aug. 2009, Oral presentation(general)
• The Architecture of Visualization System Using Memory with Memory-Side Gathering and CPUs with DMA-Type Memory Accessing
  Int. Conf. on Parallel and Distributed Processing Techniques and Applications (PDPTA'09)
  Jul. 2009, Oral presentation(general)
• Dynamic Switching Techniques of Accessing L1/L2 Cache on an SMT Processor
  International Conference on Computer Design (CDES'09)
  Jul. 2009, Oral presentation(general)
• 「最速スーパーコンピュータの足どりと今後の方向性」
  第67回 神戸大学木曜会（東京）
  25 Jun. 2009, Oral presentation(invited, special)
• SMT プロセッサにおける L1/L2 キャッシュアクセス動的切替方式
  先進的計算基盤システムシンポジウム（SACSIS2009）
  May 2009, Oral presentation(general)
• High Performance Computing and Database Processing with COTS and Extended Memory Modules
  HPC Asia2009
  Mar. 2009, Oral presentation(general)
• Cell/B.E. と DIMMnet を併用した大容量ボリュームレンダリングの並列処理性能
  情報処理学会ハイパフォーマンスコンピューテング研究会報告 HPC-119 (HOKKE 2009)
  Feb. 2009, Other
• メモリ・アクセス・パターンを利用した高精度ハードウェア・プリフェッチ手法
  情報処理学会計算機アーキテクチャ研究会報告 ARC-182 (HOKKE 2009)
  Feb. 2009, Other
• 並列／分散処理環境における組込み仮想マシンの実現可能性
  情報処理学会計算機アーキテクチャ研究会 ARC-181
  Jan. 2009, Other
• An Enhancer of Memory and Network for Cluster and its Applications
  Int. Conf. on Parallel and Distributed Computing, Applications and Technologies (PDCAT'08)
  Dec. 2008, Oral presentation(general)
• MieruPCプロジェクト: 中身が見える計算機システムを構築する研究・教育プロジェクト
  コンピュータシステム・シンポジウム(ComSys2008)ポスターセッション
  12 Nov. 2008, Poster presentation
• Cell/B.E. と DIMMnet を併用した大容量ボリュームレンダリングの予備評価
  情報処理学会ハイパフォーマンスコンピューテング研究会報告　HPC-117
  Oct. 2008, Other
• DMAで主記憶をアクセスするCPUにおける不連続アクセスの連続化
  情報科学技術フォーラム FIT2008
  Sep. 2008, Oral presentation(general)
• Introduction to Acceleration for MPI Derived Datatypes Using an Enhancer of Memory and Network
  The 15th European PVM/MPI Users' Group conference (EuroPVM/MPI'08)
  Sep. 2008, Oral presentation(general)
• 分岐予測精度改善のための決定的な分岐フィルタ機構
  情報処理学会計算機アーキテクチャ研究会報告 ARC-179 (SWoPP 2008)
  Aug. 2008, Other
• 大容量データ向け対話的実時間遠隔可視化装置の実現性検討
  電子情報通信学会技術研究 (CPSY2008-11-28)
  Jul. 2008, Other
• Low-Complexity Bypass Network Using Small RAM
  International Conference on Computer Design (CDES'08)
  Jul. 2008, Oral presentation(general)
• 圧縮されたパス情報を用いた分岐予測手法
  先進的計算基盤システムシンポジウム (SACSIS2008)
  12 Jun. 2008, Oral presentation(general)
• FPGAにおけるマルチSMTプロセッサの実装
  先進的計算基盤システムシンポジウム (SACSIS2008)
  11 Jun. 2008, Poster presentation
• Feasibility Study of a Remote Interactive Realtime Visualization System Using Live Streaming
  The first International Workshop on Super Visualization (IWSV'08) in conjunction with the 22nd ACM International Conference on Supercomputing
  Jun. 2008, Oral presentation(general)
• DMAで主記憶をアクセスするCPUにおける不連続アクセスの連続化
  情報処理学会計算機アーキテクチャ研究会 ARC-177
  Mar. 2008, Other
• ハードウェアを用いたメッセージ交換システムのスケーラビリティ改善
  情報処理学会計算機アーキテクチャ研究会 ARC-177
  Mar. 2008, Other
• Collaboration with a Small Accelerator on NIC and a Cache-based CPU for Scalable MPI Queue Processing
  11th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2008)
  23 Jan. 2008, Oral presentation(invited, special)
• メッセージ頭部の格納場所切替によるメッセージバッファ検索の高速化
  コンピュータシステムシンポジウム (CompSys2007)
  28 Nov. 2007, Oral presentation(general)
• FPGAにおける高機能プロセッサ開発評価環境の実装
  第11回システムLSIワークショップ ポスターセッション
  Nov. 2007, Poster presentation
• メッセージ頭部の格納場所切替によるメッセージ交換の高速化
  情報処理学会計算機アーキテクチャ研究会報告 ARC-174 (SWoPP2007)
  Aug. 2007, Other
• Implementation and Evaluation of Multicast Mechanism on Network Interface Plugged into a Memory Slot
  情報処理学会数理モデル化と問題解決」研究会 MPS-65
  Jun. 2007, Oral presentation(general)
• Toward Parallel and Distributed Processing on High-Density Network with Mobile Devices
  情報処理学会数理モデル化と問題解決」研究会 MPS-65
  Jun. 2007, Oral presentation(general)
• Toward Parallel and Distributed Processing on High-Density Network with Mobile Devices
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2007)
  Jun. 2007, Oral presentation(general)
• Implementation and Evaluation of Multicast Mechanism on Network Interface Plugged into a Memory Slot
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2007)
  Jun. 2007, Oral presentation(general)
• MPI派生データ型通信支援機構のDIMMnet-2への実装と評価
  先進的計算基盤システムシンポジウム (SACSIS2007)
  25 May 2007, Oral presentation(general)
• SMTプロセッサにおけるキャッシュリプレース動的切替方式
  先進的計算基盤システムシンポジウム (SACSIS2007)
  24 May 2007, Oral presentation(general)
• Performance Evaluation on Low-Latency Communication Mechanism of DIMMnet-2
  International Conference on Parallel and Distributed Computing and Networks (PDCN'07)
  Feb. 2007, Oral presentation(general)
• DIMMnet-3 : A Memory/Network Enhancer
  10th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2007)
  Jan. 2007, Oral presentation(invited, special)
• Towards Reconfigurable Cache Memory for a Multithreaded Processor
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2006)
  Jun. 2006, Oral presentation(general)
• Implementable Models of SMT Processor into FPGA
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2006)
  Jun. 2006, Oral presentation(general)
• Implementation of PC Cluster System with Memory Mapped File by Commodity OS
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2006)
  Jun. 2006, Oral presentation(general)
• コモディティOSとメモリマップによるクラスタシステムの実装
  先進的計算基盤システムシンポジウム (SACSIS2006)
  24 May 2006, Oral presentation(general)
• メッセージパッシングモデルを支援するパケット受信機構のDIMMnet-2への実装と評価
  先進的計算基盤システムシンポジウム (SACSIS2006)
  24 May 2006, Oral presentation(general)
• プリフェッチ機能を有するメモリモジュールによるPC上での等間隔アクセスの高速化
  ハイパフォーマンスコンピューティングと計算科学シンポジウム (HPCS2006)
  19 Jan. 2006, Oral presentation(general)
• Hardware Support for MPI in DIMMnet-2 Network Interface
  9th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2006)
  Jan. 2006, Oral presentation(invited, special)
• AN INNOVATED DVD MULTIANGLE CONTENT DEVELOPMENT AND A DESIRED DVD PLAYER
  International Conference on Consumer Electronics (ICCE2006)
  Jan. 2006, Oral presentation(general)
• Evaluation of Network Interface Controller on DIMMnet-2 Prototype Board
  6th International Conference on Parallel and Distributed Computing, Applications and Technologies (PDCAT2005)
  08 Dec. 2005, Oral presentation(general)
• マルチスレッドアーキテクチャにおけるスレッド固有メモリの管理方式
  コンピュータシステムシンポジウム (CompSys2005)
  30 Nov. 2005, Oral presentation(general)
• Implementation and Evaluation of the Mechanisms for Low Latency Communication on DIMMnet-2
  6th International Symposium on High Performance Computing (ISHPC-VI)
  09 Sep. 2005, Poster presentation
• 「情報」入試の試行の報告
  情報教育シンポジウム (SSS2005)
  21 Aug. 2005, Oral presentation(general)
• A Packet Forwading Layer for DIMMnet and its Hardware Implementation
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2005)
  Jun. 2005, Oral presentation(general)
• Development of a Thread Scheduler for SMT Processor Architecture
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2005)
  Jun. 2005, Oral presentation(general)
• A New Model of Reconfigurable Cache for an SMT Processor and its FPGA Implementation
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2005)
  Jun. 2005, Oral presentation(general)
• SMTプロセッサにおけるスレッドスケジューラの開発
  先進的計算基盤システムシンポジウム (SACSIS2005)
  20 May 2005, Oral presentation(general)
• DIMMnet-2ネットワークインタフェースコントローラの設計と実装
  先進的計算基盤システムシンポジウム (SACSIS2005)
  20 May 2005, Oral presentation(general)
• SMTプロセッサのFPGAへの実装と評価
  先進的計算基盤システムシンポジウム (SACSIS2005)
  19 May 2005, Poster presentation
• マルチスレッドアーキテクチャ向けOS「Future」におけるメモリ管理方式の検討
  先進的計算基盤システムシンポジウム (SACSIS2005)
  19 May 2005, Poster presentation
• プリフェッチ機能を有するメモリモジュールによるPC上での間接参照の高速化
  先進的計算基盤システムシンポジウム (SACSIS2005)
  18 May 2005, Oral presentation(general)
• Preliminary Evaluation of a FPGA-Based-Prototype of DIMMnet-2 Network Interface
  8th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2005)
  18 Jan. 2005, Oral presentation(invited, special)
• Direct Dataflow Interface: a New Kind of Processor Interface for a System-on-Chip Processor
  8th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2005)
  17 Jan. 2005, Oral presentation(invited, special)
• 平成18年度入試に向けての「情報」試行試験の実施報告(2)
  第46回プログラミング・シンポジウム
  13 Jan. 2005, Oral presentation(general)
• bDais: DIMMnet- 1/In fi niBand間ルータ
  第12回FPGA/PLD Design Conference
  Jan. 2005, Oral presentation(general)
• FPGAを用いたメモリスロット装着型ネットワークインタフェースの設計
  第12回FPGA/PLD Design Conference
  Jan. 2005, Oral presentation(general)
• A New Memory Module for Memory Intensive Applications
  International Conference on Parallel Computing in Electrical Engineering (ParElec2004)
  Sep. 2004, Oral presentation(general)
• 平成18年度入試の向けての「情報」試行試験の実施報告(1)
  情報教育シンポジウム (SSS2004)
  29 Aug. 2004, Oral presentation(general)
• Dynamic Allocation of Physical Register Banks for an SMT Processor
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2004)
  Jun. 2004, Oral presentation(general)
• bDais:DIMMnet-1/InfiniBand間ルータの開発
  先進的計算基盤システムシンポジウム (SACSIS2004)
  27 May 2004, Poster presentation
• A New Memory Module for COTS-Based Personal Supercomputing
  7th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2004)
  28 Jan. 2004, Oral presentation(invited, special)
• A Software Architecture for On-Chip Multi-threaded Architecture
  7th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2004)
  13 Jan. 2004, Oral presentation(invited, special)
• オン・チップ・マルチスレッドアーキテクチャ向けシステムソフトウェア
  第45回プログラミング・シンポジウム
  Jan. 2004, Oral presentation(general)
• マルチスレッドアーキテクチャ向けOS「Future」におけるプロセス管理
  コンピュータシステムシンポジウム 2003
  11 Dec. 2003, Oral presentation(general)
• Implementation and Evaluation of a Thread Library for Multithreaded Architecture
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2003)
  Jun. 2003, Oral presentation(general)
• A Process and Thread Management of the Operating System “Future”for On Chip Multithreaded Architecture
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2003)
  Jun. 2003, Poster presentation
• Performance Evaluation of an On-chip Multi-threaded Processor with Cache Memory Managed by Logical Thread Number
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2003)
  Jun. 2003, Oral presentation(general)
• マルチスレッドアーキテクチャにおけるスレッドライブラリの実装と評価
  先進的計算基盤システムシンポジウム (SACSIS2003)
  28 May 2003, Oral presentation(general)
• Project Overview of DIMMnet - High Perform ance Network Interfase Plugged into a Memory Interface
  Argonne National Laboratory Mathematics and Computer Science (MCS) Divisional Seminars & Colloquia
  Mar. 2003, Oral presentation(invited, special)
• Performance Evaluation of Bandwidth and Global Operations on DIMMnet-1Prototype
  6th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2003)
  28 Jan. 2003, Oral presentation(invited, special)
• Overview of On-Chip Multi-SMT Processor OChiMuS
  6th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2003)
  27 Jan. 2003, Oral presentation(invited, special)
• システムソフトウェアとの協調を目指すオンチップマルチスレッドアーキテクチャの構想
  コンピュータシステムシンポジウム 2002
  19 Nov. 2002, Oral presentation(general)
• Low Latency Communication on DIMMnet-1 Network Interface Plugged into a DIMM Slot
  International Conference on Parallel Computing in Electrical Engineering (ParElec2002)
  Sep. 2002, Oral presentation(general)
• A Low Latency High Bandwidth Network Interface Prototype for PC Cluster
  Proc. of 5th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2002)
  10 Jan. 2002, Oral presentation(invited, special)
• 量子コンピュータの命令セットアーキテクチャの一提案とそのシミュレータの構想
  第43回プログラミング・シンポジウム
  Jan. 2002, Oral presentation(general)
• Distributed Shared Memory with Home Proxy Cache on RHiNET
  Super Computing (SC2001)
  13 Nov. 2001, Poster presentation
• A Prototype of High Bandwidth Low Latency Network Interface Plugged into a DIMM Slot
  International Conference on Advances in Infrastructure for Electronic Business, Science and Education on the Internet (SSGRR2001)
  Aug. 2001, Oral presentation(general)
• シングルチップマルチスレッドプロセッサα-Coralのアーキテクチャ
  並列処理シンポジウム (JSPP2001)
  06 Jun. 2001, Oral presentation(general)
• A Possible Instruction Set for Quantum Computer Architectures
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2001)
  Jun. 2001, Oral presentation(general)
• Simulation based Evaluation of a Singl e Chip Multithreaded Processor α-Coral and its Design Policy
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2001)
  Jun. 2001, Oral presentation(general)
• Performance Evaluation of a Parallel I/O Mechanism on a Massively Parallel Processing System JUMP-1
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA2001)
  Jun. 2001, Oral presentation(general)
• Cache Coherence Protocol for Home Proxy Cache on RHiNET and Its Preliminary Performance Estimation
  International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA2001)
  18 Jan. 2001, Oral presentation(invited, special)
• 汎用量子コンピュータ・アーキテクチャの構想
  「第7回MPSシンポジウム」 新しい計算パラダイム ～量子／分子コンピュータ最前線～
  Dec. 2000, Oral presentation(general)
• On-the-fly Sending: A Low Latency High Bandwidth Message Transfer Mechanism
  5th International Symposium on Parallel Architectures, Algorithms and Networks (I-SPAN2000)
  Dec. 2000, Oral presentation(general)
• MEMOnet: Network Interface Plugged into a Memory Slot
  International Conference on Cluster Computing (CLUSTER2000)
  29 Nov. 2000, Oral presentation(general)
• Coherence Protocol for Home Proxy Cache on RHiNET
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA 2000)
  Jun. 2000, Oral presentation(general)
• Home Proxy Cache for High Performance DSM on a Workstation Cluster
  International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA'98)
  Jul. 1998, Oral presentation(general)
• Home Proxy: WSクラスタにおける高性能DSMの実現
  並列処理シンポジウム (JSPP'98)
  Jun. 1998, Oral presentation(general)
• Distributed Shared-Memory for a Workstation Clusters with a High Speed Serial Interface
  International Conference and Exhibition on High-Performance Computing and Networking (HPCN98)
  22 Apr. 1998, Oral presentation(general)
• An Implementation and Evaluation of a Distributed Shared-Memory System on Workstation Clusters using Fast Serial Links
  International Symposium on High Performance Computing (ISHPC'97)
  04 Nov. 1997, Oral presentation(general)
• High Speed Serial Communication in a Future Parallel Computer
  International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA97)
  22 Oct. 1997, Oral presentation(invited, special)
• An I/O Network Architecture of the D istributed Shared-Memory Massively Parallel Computer JUMP-1
  11th International Conference on Supercomputing (ICS97)
  07 Jul. 1997, Oral presentation(general)
• 分散共有メモリを持つWSクラスタ: JUMP-1/3
  並列処理シンポジウム (JSPP'97)
  May 1997, Oral presentation(general)
• 超並列計算機JUMP-1のI/Oネットワークとミュレーションによる並列I/Oの評価
  並列処理シンポジウム (JSPP'97)
  May 1997, Oral presentation(general)
• 超並列計算機JUMP-1での並列I/Oシステムのシミュレーションによる評価
  並列処理シンポジウム (JSPP'96)
  Jun. 1996, Oral presentation(general)
• A Simulation-based Evaluation of a Disk I/O Subsystem for a Massively Parallel Computer: JUMP-1
  16th International Conference on Distributed Computing Systems (ICDCS16)
  May 1996, Oral presentation(general)
• High Performance I/O System of the Distributed Shared-Memory Massively Parallel Computer JUMP-1
  7th International Conference on Parallel and Distributed Computing and Systems
  19 Oct. 1995, Oral presentation(general)
• 分散共有メモリ型超並列計算機JUMP-1のディスク入出力サブシステム
  並列処理シンポジウム (JSPP'95)
  May 1995, Oral presentation(general)
• ソフトウェアDSMにおけるコヒーレント・キャッシュシステムの実装と評価
  並列処理シンポジウム (JSPP'94)
  May 1994, Oral presentation(general)
• Fast Data Communicatin for Scalable Distributed Shared-Memory Parallel Computer hyper-KORP
  Pacific Rim Conference on Communications, Computers and Signal Processing
  May 1993, Oral presentation(general)
• Ring-Connected Parallel Computer KORP - Coherence Protocol for Distributed Shared-Memory -
  International Conference on Parallel and Distributed Systems ICPADS'92
  Dec. 1992, Oral presentation(general)
• An Architecture of Multi-DSP System and Development Environment for Two-dimensional Digital Signal Processing
  International Conference on Systems Engineering
  17 Sep. 1992, Oral presentation(general)
• リング結合型並列計算機KORPにおける分散共有メモリシステムプロトタイプの性能評価
  並列処理シンポジウム (JSPP'92)
  Jun. 1992, Oral presentation(general)
• Architecture of Interprocessor Communication Controller for Ring-connected Parallel Processor
  International Workshop on Parallel Computing
  10 Sep. 1991, Other
• ネットワ－ク結合型並列計算機上の仮想共有メモリシステムにおける矛盾化プロトコルの性能評価とハ－ドウェアによる実現
  並列処理シンポジウム (JSPP'91)
  May 1991, Oral presentation(general)
• Ring-Connected Parallel Computer Architecture for Database and Knowledgebase
  International Conference on Supercomputing (ICS89)
  05 Jun. 1989, Other
• O(M+n) Time Join Operation on BC-processor Array
  International Symposium MINI AND MICROCOMPUTERS AND THEIR APPLICATIONS (MIMI'89)
  Jun. 1989, Oral presentation(general)
• 並列知識ベースマシンのハードウェア構成
  並列処理シンポジウム (JSPP'89)
  Feb. 1989, Oral presentation(general)

External funds

• プロセッサマイクロアーキテクチャ教育・研究開発のためのスケーラブルFPGAシステム
  commissioned research, From 01 Apr. 2009, To 30 Nov. 2009
• プロセッサマイクロアーキテクチャ教育・研究開発のためのスケーラブルFPGAシステム
  commissioned research, From 01 Dec. 2008, To 31 Mar. 2009
• メモリスロット装着型通信機構による大規模仮想共有メモリの研究開発
  commissioned research, From 01 Apr. 2006, To 30 Mar. 2007
• メモリスロット装着型通信機構による大規模仮想共有メモリの研究開発
  commissioned research, From 01 Apr. 2005, To 31 Mar. 2006
• 低消費電力マイクロプロセッサに関する研究
  cooperative research, From 23 Aug. 2004, To 30 Sep. 2004
• メモリスロット装着型通信機構による大規模仮想共有メモリの研究開発
  commissioned research, From 01 Apr. 2004, To 31 Mar. 2005
• メモリスロット装着型通信機構による大規模仮想共有メモリの研究開発
  commissioned research, From 2002, To 2006
• 低消費電力マイクロプロセッサに関する研究
  commissioned research, From 2002, To 2003
• 遅延削減技法
  commissioned research, From 1998, To 2000
• I/O バスを介した分散共有メモリアーキテクチャ
  commissioned research, From 1997, To 1997
• 並列処理を活用した省電力ＬＳＩ向け設計自動化ソフトウェアの研究開発
  commissioned research, From 1995, To 1997
• 「メモリスロット装着型通信機構による大規模仮想共有メモリの研究開発」 総務省戦略的情報通信研究開発推進制度研究主体育成型研究開発 研究総額 249,686千円
  commissioned research, From 0000, To 0000
• 「低消費電力マイクロプロセッサに関する研究」 科学技術振興事業団 700千円
  commissioned research, From 0000, To 0000
• 「遅延削減技法」技術組合 新情報処理開発機構 (RWCP) 2,000千円
  From 0000, To 0000
• 「遅延削減技法」 技術組合 新情報処理開発機構 (RWCP) 2,000千円
  commissioned research, From 0000, To 0000
• 「遅延削減技法」 技術組合 新情報処理開発機構 (RWCP) 3,520千円
  commissioned research, From 0000, To 0000
• 「I/O バスを介した分散共有メモリアーキテクチャ」 技術組合 新情報処理開発機構 (RWCP) 4,998千円
  commissioned research, From 0000, To 0000

Committee Memberships

• 人事院
  平成30年度国家公務員採用総合職試験(工学)試験審査・調整委員
  From 20180701, To 20190630
• 人事院
  平成29年度国家公務員採用総合職試験(工学)試験審査・調整委員
  From 20170701, To 20180630
• 人事院
  平成28年度国家公務員採用総合職試験(工学)試験審査・調整委員
  From 20160701, To 20170630
• 人事院
  平成25年度国家公務員採用総合職試験(工学)試験専門委員
  From 20120701, To 20130630
• 人事院
  平成24年度国家公務員採用総合職試験(工学)試験専門委員
  From 20110701, To 20120630
• 人事院
  平成23年度国家公務員採用総合職試験(工学)試験専門委員
  From 20100701, To 20110630
• 人事院
  平成22年度国家公務員採用総合職試験(工学)試験専門委員
  From 20090701, To 20100630
• 人事院
  平成21年度国家公務員採用総合職試験(工学)試験専門委員
  From 20080701, To 20090630

Media Coverage

• RISC-V Foundationの会員数は350を突破 - RISC-V day in Tokyo 2019が開催
  RISC-V day in Tokyoで、ヘネパタ本の邦訳の中心になった東京農工大学の中條拓伯准教授の発表が行われたことが紹介される。
  マイナビニュース／gooニュース／infoseekニュース
  From 08 Oct. 2019, To 08 Oct. 2019
• レンズを使用しない顕微鏡を東京農工大と共同開発 - ビート・クラフト
  ビート・クラフトが、東京農工大学大学院工学研究院先端情報科学部門(工学府情報工学専攻・工学部情報工学科)の中條拓伯 准教授の研究室と共同で、顕微鏡・LFI(Lens-Free Imager)を開発したことが紹介される。
  マイナビニュース/niftyニュース/gooニュース/exciteニュース/infoseekニュース/グノシー/ニコニコニュース
  From 16 Oct. 2017, To 16 Oct. 2017

Professional Memberships

• ACM
• IEEE Computer Society
• 電子情報通信学会
• 情報処理学会

Awards

• Information Processing Society Japan
  2011年度コンピュータサイエンス領域奨励賞
  Dalvik Accelerator: a Hardware Scheme for Java Acceleration on Android Devices
  27 Oct. 2011
• Distinguished Paper Award of International Symposium on High Performance Computing (ISHPC)
  1997